要将信令提升到64gt /s，需要对PCIe标准进行一些最基本的改变。
PCI Express (PCIe)是来自PC世界的标准之一，就像以太网一样，已经远远超出了它原来的应用空间。由于其实用性和规模经济，PCIe在物联网、汽车、测试和测量、医疗等领域的应用中占据了一席之地。随着规模的扩大，PCIe已经将NRZ信号推向越来越高的水平，在PCIe 5.0中达到了每秒32千兆传输(GT/s)。自2010年推出PCIe 3.0以来，每一代新一代的信号速率都是前一代的两倍。
最新一代作为PCIe 6.0提供另一倍，使信号达到64gt /s。但要做到这一点，标准需要做出一些最根本的改变，包括对NRZ的告别。PCIe 6.0采用PAM4信令实现64gt /s。PAM4信号(“四电平脉冲振幅调制”)每个时钟周期结合两个比特，用于四个振幅电平(00、01、10、11)，而PCIe 5.0和更早的一代使用NRZ调制，每个时钟周期一个比特，两个振幅电平(0、1)。
天下没有免费的午餐，向PAM4信号编码的过渡引入了比NRZ更高的误码率(BER)。这促使采用前向纠错(FEC)机制来降低较高的错误率。PCIe 6.0采用了足够轻量级的FEC，对延迟的影响最小。它与强CRC(循环冗余检查)一起工作，以最小化链路重试概率(5×106)．这个新的FEC特性的目标是将延迟降低到2ns以下。
PCIe 6.0还引入了FLIT模式，其中数据包被组织在固定大小的流控制单元中，而不是在过去的PCIe世代中可变大小。引入FLIT模式的主要原因是纠错需要处理固定大小的数据包;然而，FLIT模式也简化了控制器级别的数据管理，并导致更高的带宽效率，更低的延迟和更小的控制器占用。
对于固定大小的数据包，不再需要在物理层对数据包进行帧化，从而为每个数据包节省4字节。FLIT编码还消除了之前PCIe规范中的128B/130B编码和DLLP(数据链路层数据包)开销。这将显著提高TLP(事务层数据包)效率，特别是对于较小的数据包。
我想强调的最后一个创新是引入了新的低功耗状态或L0p模式。L0p使交通可以在较少的车道上运行，以节省电力。L0p在任何时候都保持至少一条活动车道，以确保不间断的交通流。该链路总是在最大可能的宽度上进行传输，并且可以根据交通需要向下调制(并再次向上调制)。在功耗节省和复杂性之间进行权衡的结果之一是，PCIe 6.0只支持x1, x2, x4, x8和x16链路。对x3, x5, x12等和x32宽度的支持已经被放弃。
总之，PCIe在现代计算架构中无处不在，预计PCIe 6.0将在AI/ML、HPC、云计算和网络等性能关键应用中迅速得到采用。对于即将到来的新一代PCIe和前几代针对广泛的以数据为中心的应用程序的设计，Rambus提供了广泛的物理，控制器和完整的接口子系统，易于集成到soc和asic。
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