当模板,方法和验证IP集成组件,仿真速度突然暴跌。这是为什么。
事实证明,SystemVerilog! =verilog。好的,我们都认为,几年前当我们开始构建验证环境使用IEEE 1800SystemVerilog。虽然它并添加设计等功能界面代码的新途径,它也验证等功能类,动态数据类型,没有模拟的随机化(原谅双关语)在IEEE 1364 Verilog语言。但语法是一个合理的扩展,更多的设计需要先进的验证,我们打开验证方法(OVM技术)其次是标准化Accellera普遍的验证方法(UVM)成千上万的面向对象编程训练的工程师。架构,创建模板后,验证IP组件了。然后他们综合和仿真速度一落千丈。啊,为什么会这样?
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