日益增长的不确定性在7/5nm签字

有足够的信心在设计签字之前在7/5nm制造业变得更加困难。这是长时间由于晶体管密度增加,薄栅氧化物和更多的权力相关操作,可以破坏信号完整性和可靠性的影响。

多年来,设计人员进行设计规则检查的物理验证设计的一部分,这始终是录音之前的最后一个关口的设计。这不再是足够了。

“原来在电气方面,总有一些相似,但不是很多人谈论它,因为设计并不复杂,设计团队通常有一个非常明确的铸造伙伴,他们可能会设计自己的一切。”杰弗里说,AMS产品营销主管Synopsys对此。

图1:各部分的电气规则检查高级节点。来源:Synopsys对此

电气规则检查是可以做,但它并不一定必须做的东西。这改变了半导体制造模式的兴起,这使更多的公司搬到高级节点和第三方的爆炸铺平了道路知识产权。但是外部开发的IP也意味着设计团队牺牲一些控制电路是如何组合在一起,使电气检查在一个SoC至关重要。

电气规则检查已经存在了30多年,但他们越来越严格的7/5nm由于薄氧化物,增加动态功率晶体管密度,增加漏电流。

“一些设备来控制泄漏,”凯里Robertson说产品营销总监导师,西门子业务。“以前,有晶体管驱动特定的功能领域。现在可以有成千上万,如果不是数百万,设备自动创建的过程控制泄漏。”

问题是,许多这样的IP块基本上是黑盒。因此,设计师需要自动技术来确保他们实现适当的,而不是造成问题。

但这只是问题的一部分。在铸造厂已开始预选赛IP高级节点,有许多问题在制造方面如过程变异,意想不到的缺陷,和制造漂移要求严格的设计规则实现足够的收益。因此而不是设计芯片和把他们交给制造、设计团队现在需要工作更紧密地与铸造厂,EDA和IP公司开发的东西会产生足以引起巨大的开发成本在这些高级节点芯片。,包括从最初的架构阶段一直到测试在生产期间,所有这些都需要非常早期的流中。

“如果你没有很好的报道,泄漏可能噪音水平和你可能不会找到他们,“说Thomasz Brozek,研究员PDF的解决方案。与finFETs”,你需要一个非常大的SRAM发现泄漏,短裤和打开。gate-all-around,这很糟糕。有很多自动对准。材料是移除和替换。电子束检验和SEM,从上面你可以看到发生了什么,但是当你把材料从下纳米线您需要确保不漏水的。”

大多数设计团队依赖现有的工具和设备来解决这些问题,但这只适用如果没有调整的IP或其他部分设计。许多公司在看到那些高级节点调整工作作为一个竞争优势,但他们也使它更难以解决这些问题。

例如,考虑电力领域。有成千上百个不同的权力岛屿上复杂的芯片,这为封闭和提供很多机会电紧张过度条件。可以有高压区域驱动电流变成低压区域,这可能会导致各种各样的复杂的权力相关问题。

“有大量的岛屿,需要检查,而之前可能会有2到5的,”罗伯森说。”,因为这些设计是如此之大,他们采购大量的IP和不一定要十分熟悉每一条线路,他们将反对。以前,分析可靠性设计进行审查,许多公司会ESD(静电放电)专家评审的设计,随着封闭专家,并寻找最佳实践。第一,这是一个手动过程。第二,可能没有一个人或一群人熟悉所有电路实现的设计,因为你买了一些IP或者来自印度或其他地区。这也需要更多的自动硬盘技术。”

通过引入finFET在16/14nm节点,生成一直到7 / 5 nm和下面,设计师和工具厂商需要考虑物理和电气设计约束和过程需求。“处理当地的生理效应,新EUV层,并增加哈马德•本•哈利法•阿勒萨尼要求更多的流动与重依赖共享集成引擎和算法实现工具可以“看到”相同的晶体管和电线工具签收,”David Stratman指出高级首席产品经理节奏。

Stratman说设计工具添加了多模式等功能,减少/切割金属假填满,自动通过柱子,自动加热,同时流之间的界限逐渐模糊stages-making STA IR-aware,合成完全physically-aware等等。这些新的软件架构允许实现工具占在先进的设计规则PPA为了继续优化实现可预测的关系。“关键是推动这些电气和物理检查流早些时候通过总流量保持设计师生产力通过同时签收后实现性能目标,”他说。

现在有普遍的共识,电气规则检查是在先进的物理设计过程的一个重要部分节点。

“传统的间距规则互连现在变得更复杂,考虑电气规则,”奥利弗·王说,首席技术官的Moortec。“总体而言,这些都是由EDA公司提供伦理委员会和铸造厂提供流动规则甲板。越来越多的设计团队正在与电压水平更激进的芯片挤压权力和优化性能。这也需要考虑的一部分voltage-aware签字流程。”

这也需要监测在一个正在进行的基础上,从内部观察芯片执行,寻找可能出现的潜在问题。Moortec一直在监测热波动,例如,异常行为的标志。这样的数据可以被收集和分析使用人工智能识别模式和异常数据点。其他人,如PDF,一直在推动更多结构芯片发送数据分析各种因素发生在死时被使用在真正的工作负载。

“你可以把结构到芯片,监视从接触/门弱点在泄漏故障,“PDF的Brozek说。”你可以在蚀刻生产线的工厂制造,但你也可以仪器表面的芯片,你可以识别弱结构和潜在的缺陷,否则你不会知道了。”

多个功率域
在过去的几年中,的影响低功率验证和多个权力对权力的领域已经变得非常明显的签收,说Synopsys对此应。”真正意味着什么电路仿真设计会有多个电源领域,这样一个晶体管功率需要非常不同的领域比晶体管在另一个领域。此外,如果有违反,不可能赶上正常的电路仿真,因为动态电路模拟器将把这个作为设计的一部分,然后通过仿真运行。”

这就是为什么设计师高级节点一直在寻找一种方法来增加动态模拟。“动态模拟香料仍然是最常见的方式找到电违反规则的行为,但也有类很容易与动态模拟问题无法做单独的覆盖率是不够的。你需要详尽经过设计和寻找这些东西。另一个考虑是,动态模拟是由向量,,你可能没有正确的向量来找到特定的错误,”他解释道。

由于这些原因,已经在使用静态方法,特别是因为它可以运行在SoC水平。

但它不是唯一通往权力的签收,并没有单一的方法可以解决每一个问题。导师的罗伯茨强调,从行业的角度必须解决此问题,因为并不是每一个公司都为每个技术问题是模拟工具。

“这与开发新技术,”他说。“这个问题一直存在,工程团队一直想要自动化和复杂的技术,但我们必须确保做其他事情刚果民主共和国很好,时机很好等。现在,我相信我们已经达到临界质量在行业开发新电路技术,主要是基于带宽的需要,还哪里有现在自动检查防静电、封锁、电动过分强调。”

其他玩家在这个生态系统包括ANSYS、节奏、Synopsys对此,硅线等。

标准
一个标准组织,ESDA ESD(静电放电协会)设计了建议和封锁,这是一个开始。参与公司努力遵守这些建议,包括台积电在制造业方面。GlobalFoundries和三星也正在开发规则符合这些建议。

“这是一个开始,”罗伯森说。“这是一片可能最关心的电气规则检查时,但它不是一切。还有很多其他的工作要做电负荷和温度规格,但是我们已经开始作为一个行业制定共同的最佳实践。这不仅仅是一个单一的供应商解决方案。有一些很好的技术从不同的公司。”

结论
所以设计师应该记住当开始一个设计,确保将权力伦理委员会和其他问题?最好的起点,罗伯特森建议,看看铸造提供了什么。“如果工程团队在主要节点设计,那么他们可能有一个良好的起点从领先的铸造供应商因为有检查和验证在刚果民主共和国,lv,和其他物理验证和验证工具。之前遇到一个验证错误,设计团队应该确保他们理解这些方法,以便他们在设计时考虑这些要求。”

然后,如果设计目标的铸造提供低于或不介绍一些内部最佳实践,如电气过分强调或负偏压温度不稳定性,设计团队需要联系他们的供应商和供应商的工具。特别是高级节点,一个大小并不适合所有人。“如果你在移动领域,你可能有不同的电紧张过度的担忧比如果你在高性能服务器,”他说。