确保合成优化不引入新的错误。
正式的等价性检查(EC)已经成为一个标准的ASIC开发流程的一部分,更换几乎所有门级仿真与严格的预处理和post-synthesized代码之间的一致性检查。
在现场可编程门阵列(FPGA)的空间,电子商务仍然是一个相对较新的概念,但正迅速成为重要的考虑到今天使用的大型设备。最大的FPGA调试合成不匹配,一些最难发现的系统误差,可以天通过传统方法原型的实际最终的设备。
此外,最新的FPGA合成工具采用先进的优化,包括重新定时电路,这些可能会导致错误。经常有效地发现问题的唯一方法是关掉那些优化直到问题消失,使得设备操作效率低于其潜力。
让我们探索FPGA等价性检查技术如何影响结果的速度和质量通过镜头的主要数据中心供应商。
OneSpin EC-FPGA启用这个数据中心供应商为其高端开发至关重要的竞争优势,加快验证FPGA设计当其他验证方法失败了。EC-FPGA保证用于实现竞争力的合成优化功能,权力,和性能没有引入新的错误。这最终导致零设计错误转义。
数据中心供应商必须满足几个目标认为使用FPGA等价性检查成功。首先,详尽的验证功能对等的寄存器传输级(RTL)代码来合成网表和最后的放置和FPGA设计路由是强制性的。但他们也必须确保没有错误介绍了通过先进的合成、地点和路线,工程变更订单。为了满足关键的上市时间窗口,使用门电路级仿真必须最小化。模拟在其他方面证明无效。模拟未能发现一个缺陷的根源在实验室发现在Vivado合成工具。这个错误可能会有灾难性的后果与最终产品的部署。
使用分层的合成和等价性检查,公司能够实现更容易,更快的故障检测。下面的方法使用。
合成工具设置和被迫保护等级和禁用任何跨境优化。
结果,关键缺陷模拟发现错过了在几小时内周的尝试其他方法相比没有成功。
有很多成功的故事涉及OneSpin 360 EC-FPGA解决方案。阅读更多的案例研究,我邀请你来参观https://www.onespin.com/customer-stories。
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