标签:设计测试

从已知的好死已知系统UCIe IP
通过曼努埃尔·莫塔2023年5月- 11 -评论:0

Multi-die系统是由一些专门的功能(或chiplets)死去聚集在同一个包中创建完整的系统。Multi-die系统最近成为解决克服摩尔定律的减速通过提供一个路径缩放功能封装芯片的方式可制造的具有良好的收益。此外,multi-die sy……»阅读更多

在数据中心中寻找硬件相关错误
通过安妮Meixner- 07年2月,2023 -评论:2

半导体行业迫切追求设计、监控和测试策略来帮助识别和消除硬件缺陷,可能会导致灾难性的错误。腐败的执行错误,也被称为沉默的数据错误,不能完全孤立与系统级测试——测试——甚至因为他们只出现在特定的条件下。解决环境康迪特……»阅读更多

可测试性分析基于不断变化的技术
通过Pawini Mahajan2022年12月- 06 -评论:0

芯片系统(SoC)设计的复杂性继续增长,所以相应的适当时机(DFT)逻辑所需的制造业变得更先进。设计团队挑战高门数和数组的内部开发和第三方IP集成到他们的设计。理解如果一个可以创建高质量的生产测试这些复杂的设计亩…»阅读更多

使测试策略为2.5 d, 3 d堆叠ICs
通过劳拉·彼得斯- 08年9月,2022 -评论:0

提高可测试性,加上测试更多的插入点,正在成为关键策略创建可靠、异构2.5 d和3 d设计有足够的收益。许多变化需要下降到适当的位置并排2.5 d和3 d叠加方法具有成本效益,特别是对企业集成来自不同供应商的chiplets。今天,几乎所有的t…»阅读更多

测试堆栈:DFT准备3 d设备
通过马丁Keim- 08年9月,2022 -评论:0

当现有的先进的2 d设计已经推动的适当时机(DFT)工具的局限性,开发人员有什么希望管理DFT的3 d设备吗?谁能承受该工具运行时,芯片上的面积需求,模式计数,和测试时间?从一组专家,答案是肯定的,有一个路径可伸缩的、负担得起的和全面的DFT 3 d ICs的解决方案。条策略……»阅读更多

通过一个共享的总线接口自动记忆测试
通过Harshitha Kodali4月- 12,2022 -评论:0

内存占用较多的IP soc汽车的使用,人工智能(AI)和处理器应用程序正在稳步增加。然而,这些内存占用较多的IP通常只有一个访问点进行测试的记忆。共享总线架构允许检测和修复记忆在IP核通过单一访问点称为一个共享的总线接口。在这个界面……»阅读更多

其中驱动芯片质量和系统级测试
通过布来安梅奥- 08年3月,2022 -评论:0

传统的半导体测试通常包括测试执行自动测试设备(吃)。但是工程师们开始忙额外late-test通过,测试systems-on-chip (soc)的系统上下文,以最终产品装配前发现设计问题。“系统级测试(SLT)给出了一个大容量环境中,您可以测试的硬件和软件toge……»阅读更多

一个实际的DFT方法对于大型soc和人工智能架构,第二部分
通过拉胡尔Singhal- 08年3月,2022 -评论:0

拉胡尔Singhal和Giri Podichetty本文的第一部分论述了针对(DFT)人工智能设计的挑战和策略来解决这些问题在模具水平。这部分侧重于人工智能芯片的测试需求,整合多个模具和记忆在相同的包中。为什么2.5 d / 3 d chiplet-based AI soc设计吗?许多半导体公司采用chiplet-based d…»阅读更多

为在设计流程的早期测试做准备
通过安Mutschler3月- 02年,2022 -评论:0

直到最近,半导体设计、验证和测试单独的域。这些领域已经开始合并,由需求增加可靠性,缩短市场窗口,和日益复杂的芯片架构。在过去,产品设计从功能的角度来看,和设计师并不在意产品的物理实现……»阅读更多

聪明的DFT基础设施和自动化管理的关键设计扩展
通过西门子EDA2022年2月- 08年(-评论:0

本文描述了如何使用一个聪明的DFT基础设施和自动化可以大大提高DFT的时间表。结构性DFT基础设施基于即插即用原则用于启用并行DFT开发和集成。DFT DFT自动化是用于连接和管理基础设施显著减少相关的风险与设计规模和复杂性。的家庭……»阅读更多

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