基于不断发展技术的可测试性分析

片上系统(SoC)设计的复杂性持续增长，因此制造所需的相应测试设计(DFT)逻辑也变得更加先进。设计团队面临着大量门数的挑战，以及大量内部开发和第三方IP集成到他们的设计中。必须尽早了解是否可以为这些复杂的设计创建高质量的制造测试，最好是在设计团队实现DFT之前。在实现之后，复杂的DFT体系结构很难验证，并且很容易给设计团队带来压力，因为它们处于设计周期的晚期。不幸的是，由于调试DFT逻辑问题非常耗时，因此出现了这些挑战。由于这些潜在问题的原因各不相同，并且随着每一代芯片的发展而增加，独特的可测试性分析技术需要不断发展，以提供早期修复DFT问题所需的可操作的见解。

“左移”的概念，或者在设计、验证和分析阶段更早地执行步骤的能力，近年来在设计周期的早期发现和防止错误变得越来越普遍。主要目标是通过提前移动DFT任务来提高制造测试质量。然而，这一活动的价值直接关系到可测试性分析的全面性。

当前用户、DFT工程师或RTL设计人员面临的一些挑战包括:

• 检查扫描是否准备就绪
• 增加的故障和测试覆盖需求，不断增加难以测试的故障
• X源的鉴定和隔离
• 提高ATPG效率
• 测试模式和功能模式的连通性验证

图1:可测试性分析解决方案的特征集。

理想的解决方案将提供工具来帮助确保设计是dft友好的。以下是有助于RTL和DFT工程师的关键功能亮点:

• 可测试性分析:可测试性概要评估测试健壮性——测试模式、时钟违反、重置违反的敏感性，以及更多——并确定限制最大卡在和转换故障覆盖的RTL构造
• 违反规则的行为:规则违反引用RTL，以便设计人员确切地知道在哪里进行更改。然后，设计人员可以实现更改，以确保设计可以进行测试。规则检查是为了缓解流程早期的可测试性问题，以验证扫描是否就绪，增加故障和测试覆盖率，识别和隔离X源，并提高ATPG效率和测试和功能模式的连通性验证

Synopsys的解决方案基于可控性和可观察性分析，提供了卡滞和过渡延迟故障覆盖率的估计。覆盖估计是快速和无模式的，避免了对测试工作台或长运行时间的需要。审计报告提供了一步一步的指导，允许设计人员隔离覆盖损失的来源。例如，为了解释早期RTL设计阶段的ATPG结果，覆盖率审计将配置设计，指出低ATPG测试覆盖率的可能原因:

• 三种ATPG模式(换挡、卡在捕获和高速捕获)的不完整测试意图
• 设计中的拓扑/结构使故障ATPG不可测试(即，测试覆盖损失)

这些问题是根据对测试覆盖率损失的最重要影响进行排序的，比如DRC和可扫描性。有些场景只能通过插入测试点来增加ATPG可测试故障的数量来解决。然而，该报告的基本价值在于测试点增加了覆盖率，包括RTL、准确性和约束的完整性。

由于分析是在代码冻结之前在RTL上运行的，因此许多影响最佳ATPG覆盖率和ATPG效率的可测试性问题可以在早期识别出来。这对解决可测试性的最后一分钟eco有重大影响。

该报告以表格形式指出了设计的当前覆盖率和步骤，您需要遵循这些步骤来改进覆盖率。

每一步都有:

• 根本原因的描述
• 如果为步骤报告的问题是固定的，那么改进的故障和测试覆盖数
• 调试各自步骤的诊断规则

使用上述方法，用户可以显著地将覆盖率从94.2%提高到97.5%。

DFT工程师和RTL设计人员可以使用测试健壮性检查，例如故障检测和X捕获，以确保设计健康。检查的例子包括:

• 时钟合并失败，即在功能模式下，需要证明单个时钟通过时钟门控单元(CGC)
  • 在功能模式下，用户通常通过控制启用的引脚来确保单个时钟通过时钟门控单元(CGC)
  • 但是，在测试模式下，由于SCAN_ENABLE通常驱动两个时钟门的SE引脚->时钟可以通过多个cgc传播，导致测试器上的ATPG模式失败
• DFT逻辑故障，即，如果锁存器EN-pin没有显式禁用，可能会发生故障，锁存器可能不被视为透明的，路径也可以通过其D-pin跟踪
  • 在这里，主要问题是重新收敛，这是故障的可能原因
  • 而且这种检查对路径的单一性很敏感

此外，设计中的一些故障是ATPG可测试的，但很难测试。Synopsys测试工具可以识别设计中难以测试的区域，并报告一个有序的测试点列表，这些测试点可以插入难以控制的区域并观察点，以提高测试覆盖率并减少模式计数。Synopsys TestMAX Advisor与Synopsys Fusion设计平台相结合，可以自动插入已识别的测试点，并解决由插入的测试点集群引起的区域阻塞。支持物理感知的测试点，其中解决方案所选择的测试点的物理信息可以被Synopsys流使用，如图2所示。测试点根据物理数据分组，允许一个触发器在多个测试点之间共享，从而显著减少区域开销。

图2:使用Synopsys可测性分析的左移流。

如果测试工程师在设计中遇到了自门控逻辑，那么这个特性就很有价值。如果D(输入)和Q(输出)具有相同的值，那么自门控逻辑将使时钟关闭。D和Q是异或的。RTL设计器可以实现自门控逻辑。这可以节省大量电力，但会产生难以检测的故障。该解决方案可以自动检测自门控逻辑，允许用户添加专门的测试点，以提高模式计数和覆盖率。

因此，需要验证跨层次结构的连接性，检查路径和值。此验证适用于在SoC集成级别添加的测试逻辑以及与测试无关的任何逻辑。上述解决方案解决了连接性挑战，例如没有时钟控制连接的背靠背芯片控制器(occ)。值检查的例子包括锁相环复位或时钟门控使能引脚。还支持条件检查，例如，由IP级的引脚控制的内存睡眠。连接验证可以在RTL或门级网络列表上执行。

结论

Synopsys TestMAX Advisor，基于SpyGlass技术，是一个可测试性分析的解决方案。随着行业需求的不断变化，解决方案不断升级，以实现结构化、易于使用和全面的解决RTL设计问题的过程，确保高质量的RTL，减少设计错误。此外，该方法导致更少但更有意义的违规，从而节省了设计师的时间。提供了方法文档和规则集TestMAX顾问．