更好的标准、3D DFT和下一代探测器是全面测试这些复杂系统的良好开端。
改进的可测试性，加上在更多插入点进行更多测试，正成为创建可靠的、异构的、具有足够产量的2.5D和3D设计的关键策略。
许多变化需要齐头并进2.5 d而且3 d堆叠的方法具有成本效益，特别是对于寻求整合的公司chiplets来自不同的供应商。今天，几乎所有用于多模系统或封装的芯片都是由一家公司开发的。但随着芯片制造商转向利用由众多供应商开发的第三方芯片，他们将需要新的设计工具、设备和方法的组合。[1]
“对于芯片，你有一个重构的晶圆，或者他们可以使用一个芯片处理器来测试零件。但他们需要做一些大功率测试，一些高速测试，以及功能测试。效果显著．“在变薄和切丁之后对零件进行测试是非常有益的，因为你可能会有碎片、裂缝和其他东西。能够在芯片或晶圆级进行温度测试是有利的。”
测试工程师正在转向从单片soc过渡到基于芯片的系统的启用方法，包括:
从单片测试到多片测试
高密度接口，如通用芯片互连快车(Universal Chiplet Interconnect Express, UCIe)，为各种芯片的连接铺平了道路。但利用这些技术进行测试仍在进行中。
“UCIe是一个开始，”公司业务发展经理肯·拉尼尔(Ken Lanier)说Teradyne．“它允许你有效地从一个骰子到另一个骰子获取数据。不过，对于如何处理总线上发送的所有数据，我不确定是否达成了共识。有一些想法是，需要使用总线进行硅检查-像BiST或Scan。我们面临的挑战是让两个不同的硅供应商就他们的设备连接在一起时发生的事情达成一致，以验证完整的组装。”
异构集成路线图也正在进行修订。Lanier说:“这次更新将重点关注系统级测试和数据分析，这是基于芯片的测试的关键驱动因素。”“在测试单个模具时，可能很难物理接触tsv或其他小结构。未来的主要挑战是完整组件的可测试性，以及以经济有效的方式发现故障。”
这一路线图越来越多地受到互联和电力密度的影响。阿姆斯特朗表示:“过去只是摩尔定律、5nm、3nm技术和1000针BGA。“现在，每毫米的互连密度和每毫米的电源连接密度已经成为解决该行业正在做的事情范围的方法，这是一个巨大的变化。这让我们能够取得真正的进展。”
图1:异构集成需求的基本测试差异，包括DFT兼容性、芯片的可观察性、数据安全性。来源:Teradyne
在多芯片封装中，与芯片故障相关的风险更加复杂。该公司战略合作高级总监杰伊•拉瑟特表示:“在集成到最终包装后，每个芯片都必须按照设计运行心理契约．“一个芯片故障——无论是由于低可靠性的模具泄漏，还是由于封装组装缺陷——都可能导致整个设备瘫痪，放大产量损失和财务影响。”
这类问题引起了整个供应链的关注。“最根本的问题是如何以最低的风险和最高效的方式获得最优的可制造和可测试的实现，”多模系统高级产品总监Shekhar Kapoor说Synopsys对此．“现有的工具和方法可用于实现多模具系统。然而，要处理异构集成系统日益增加的复杂性，并在降低风险的同时高效地完成它，需要一种更全面的方法。它实际上可以归结为拥有一个全面的解决方案，包括非常勤奋的架构设计、硬件-软件分区、芯片设计规划和集成制造可测试性。其他关键考虑因素包括设计周期早期的热和动力传递。
它还基于所有使用的芯片都是已知的好模具(kgd)的假设。
新的测试流
图2:三芯片堆栈的九个潜在测试力矩。来源:imec
对于单片soc或芯片，工程师通常执行两个主要测试-一个在晶圆探头，第二个在组装和封装后，或封装测试。然而，使用多芯片集成电路，潜在测试点的数量可以显著增加(见图2)。
“在三晶片堆叠IC中，在键合之前，晶片测试可以在减薄之前或减薄之后进行。晶圆键合通常是通过热压缩，所以你要确保你的模具在键合中幸存下来，”imec科学总监Erik Jan Marinissen说。“如果你不做任何预绑定测试，你可能会在你的堆栈中有一个坏骰子。一旦它们被堆叠起来，就没有办法替换它们，使得整个堆栈变得毫无价值。关键的挑战是在小的微凸起和非常薄的晶圆上进行测试。”
在imec的情况下，使用薄至50微米的晶圆。Marinissen说:“对我们来说，50微米是最佳位置。“我们已经薄到10微米，但接着就会开始影响晶圆，例如晶体管速度下降，晶圆变得太薄而无法处理。如果你做得太厚，tsv将需要很长时间才能形成，而且它们变得太贵了。”
图3:大阵列、细间距微凸点直接测试，避免使用专用的预粘接垫测试。来源:imec
Imec还经常在有源晶圆中使用50µm tsv，在插入物中使用100µm tsv。较新的晶圆探头站可以在SEMI标准的400mm线架上处理300mm晶圆。
芯片堆叠
3d - ic使用混合键合，包括晶片到晶片或晶片到晶片的连接，每单位面积的连接数比铜微凸点多1000倍。芯片之间的直接铜互连将信号延迟提高到可以忽略不计的水平，同时与2.5D集成方案相比，凸点密度加快了三个数量级。
混合键合使用取放系统将模具连接到晶圆上。“当涉及到死对死堆栈时，它们更难测试，因为你必须一个接一个地放置它们。或者，我们将它们作为一个矩阵放置到载体上，例如一个带框，并包括自动索引步进，但您必须注意它们是如何放置的。x-y平移以及小旋转(<2º)可以通过调节晶片卡盘来补偿，”Marinissen说。
微凸点的探测进展迅速(见图4)。在进入高级封装芯片堆栈之前，每一层都必须进行功能验证，并且可能包括多达4000个称为微凸点的测试点，这些测试点通向数据路径、电源和地面。微碰撞测试点之间的距离非常近，通常在40μm以内。每个都有一个非常小的探测目标，在15到25μm的数量级上。
图4:探头尺寸和目标区域都在缩小，以适应互连密度的增加。来源:imec
使标准
2011年，imec的Marinissen发起了3d - ic测试的标准化工作，为DFT设定了标准。在2020年,IEEE Std 1838实现了堆叠模与测试人员之间的通信，并利用DFT实现了非接触模之间和模内的通信。Cadence、Siemens EDA和Synopsys都支持1838兼容的设计，它们可以自动将兼容的DFT硬件插入到芯片中。
图5:IEEE Std 1838为堆叠芯片提供了一致的测试访问架构。串行控制模块(SCM)将配置指令发送到底模。柔性并行端口(FPP)将测试刺激发送到底部模具，并在堆栈底部的外部接口接收测试响应。FPP可用于扫描测试数据。
该标准(参见图5)允许一致的堆栈级测试访问体系结构。它有三个主要要素:
“1838标准实际上不仅支持堆叠，还支持2.5D中间体类型的设计，”著名建筑师Adam Cron说Synopsys对此继马里尼森之后，他还是1838年工作组的主席。“基本上，我们需要一种方法来连接包的底部芯片，如果你愿意，在上下文中连接到测试器或板到堆栈的其余部分。因此，IEEE Std 1838利用了1149.1、1687、1500和人们所知道的其他标准，使链接尽可能轻松。Synopsys支持IEEE Std 1838，通过RTL将硬件添加到芯片设计中，这是我们的信念——可能也是社区的信念——DFT并不是设计师创造力真正需要闪耀的地方。这确实是一个实现互操作性和集成自动化的地方。”
已经创建或修改了设计工具以支持该标准。Cron说:“其他一些工具，例如3DIC编译器，可以利用不同的模具中有1838的事实来检查这些模具是否连接了正确的1838连接端口，这是一个强大的功能。”“它还可以利用物理信息为ATPG生成故障列表，以便进行模对模互连，即使路径中存在组合逻辑。”
其他人也指出了类似的好处。“IEEE 1838通过使用SSN总线(FPP)和IJTAG (PTAP/STAP)提供了一个很好的芯片级测试访问机制。IEEE 1838的另一个主要好处是提高了die-to - die扫描捕获的覆盖范围，”位于Tessent部门的技术实现工程师Joe Reynick说西门子EDA．
西门子测试部DFT产品管理总监Jay Jahangiri补充说:“IEEE 1838足够灵活，可以使用IJTAG和流扫描网络(SSN)等技术，极大地简化了访问并降低了测试成本。”“如果DFT工程师在完整的3D堆栈上进行包测试，那么测试量和成本都会非常大。然而，一些供应商有能力对芯片中的所有内容进行“灰盒”，以快速生成整个堆栈的低测试量的模对模扫描向量。有了它，工程师可以通过SSN总线快速重新定位已有的芯片ATPG向量。”
Reynick指出了另一个涉及不同公司生产的芯片的担忧。“我们如何在中间模具中支持传统的压缩/扫描，而在其他模具中支持SSN ?在这种情况下，我们可以使用SSN总线作为一个简单的DFT FPP总线来连接中间芯片中的传统压缩I/ o。所有定时ip，就像管道一样，都在SSN总线中。我们可以在整个芯片中绕过SSN到达FPP的中间芯片。我们还可以通过PTAP和STAP控制测试模式和测试设置。在1838的基础上，还有更多的增加空间，比如为所有芯片供应商提供一个通用的FPP总线接口宽度。通用芯片接口也是一个需要进一步解决的功能问题。”
Cron强调，当涉及到标准化接口时，就像UCIe和其他接口一样，DFT也应该考虑。他说:“那些为严格的接口制定标准的人在设计标准时可能也会稍微关注DFT，因为他们通常不会在那里花时间。”“他们真正关注的是如何获得高速功能。但在测试之前，没有任何东西会通过这个界面，它实际上证明了性能。”
另一个目标是使DFT对用户透明。“例如，Synopsys在生成大量DFT时使用物理信息，比如扫描链排序，以减少拥塞。重要的是要确保测试点不会阻塞工作，例如SLM IP位置和连接性，”Cron补充道。“你只是想确保当你把硅生命周期管理和测量IP放下时，你不会在功能上阻塞东西。并确保它在野外有用，而不仅仅是在制造业。”
DFT制导的一些最关键的挑战与集成小芯片的3D效果有关。西门子数字工业软件公司Caliber nmDRC主管John Ferguson表示:“最终，我们必须增加更多的工作来验证芯片组装电路，而不是单个芯片。”“我们必须确保每个芯片在三维空间对齐，并且设计的电路与预期的电行为匹配。此外，我们过去知道如何通过提取“寄生”元素来解释芯片内电线的延迟。但是如何解释堆叠之间潜在的寄生耦合呢?”
建立已知的好模具
测试和良率工程师正在加紧努力，以确保晶圆探头的KGD。例如，Advantest和PDF Solutions提供动态参数测试，旨在早期检测超出规格的参数，当晶圆仍在探测站时，自动触发额外的测试。
自适应测试使用基于规则的引擎，在与PDF Solution的Exensio软件集成的Advantest的V93000/SMU8测试器上实现。“我将收集异常点附近其他地点的信息，所以我可能会测试感兴趣地点周围的所有结构。或者，我可能会收集超出正常范围的额外测量数据，Advantest的高级业务发展总监肯·巴特勒(Ken Butler)说。“也许我在正常情况下测试一个电压。现在我要扫描10个电压并收集一堆额外的数据，因为这个想法是，如果你有一个异常响应，这种材料可能是不正常的材料。你希望能够迅速找到根本原因。”
图6:V93000动态参数测试仪(DPT)使用PDF Exensio DPT在检测到超出规格的参数时触发修改后的测试配方，目的是快速执行根本原因分析。来源:效果显著
Advantest正在为供应商创建一个开放的生态系统，以构建分析或其他工具。巴特勒说:“以前的许多解决方案都是封闭系统，如果你需要任何新的功能或新的分析，你总是不得不回到单一供应商那里去做。”“出于很多原因，这既困难又麻烦。我们正在努力让人们能够更容易地拿出他们自己的解决方案。”
数据安全必须构建在这样一个开放的平台中。例如，Advantest提供了一个安全的分析计算引擎，可以处理高要求的工作负载，ACS Edge。巴特勒说:“我们的大多数客户都非常关心维护数据的安全。“他们在第三方合同测试室类型的操作中运行大量设备，他们希望保护他们的IP和他们开发的分析。因此，边缘服务器使用只有这两个控制器可以通信的10gb /s高性能安全链路连接到主控制器。它采用零信任实现部署，确保客户有一个安全的平台，可以放心地部署他们开发的分析。
其他人也在解决类似的问题。KLA的Rathert说:“对芯片是否是已知的好模具的测试不确定性可能是由于功能不完整、测试覆盖率的经济权衡或潜在缺陷造成的。”“从每个芯片的制造历史中添加内联缺陷数据可以帮助减少这种不确定性。KLA的I-PAT(内联缺陷部件平均测试)简化了复杂的晶片缺陷数据流，在筛选检测系统上使用机器视觉和人工智能对每个芯片的缺陷风险进行数值评分。这使得封装线能够立即拒绝离群模，并增强对剩余芯片的测试插入决策，以增加指定为KGD的信心和包含在封装中的适用性。”
x射线检测用于在线检测2.5D和3D设备中的空洞和缺失连接。“我们的一些x射线产品可以检查连接的结构——它们是否受损?他们是否架起了桥梁?它们没有连接起来是因为它们没有正确地连接起来吗?力量的纳米表面与计量“，”“所以x射线可以揭示那些隐藏的结构缺陷。
机器学习(ML)可以在确保KGD方面发挥作用，也可以在不一定超出规范但可能显示出可以使用算法检查的异常行为的设备上执行分析。
Teradyne的Lanier说:“在测试中，传统的用途是优化测试流程，并在生产测试期间通过设备I/ o测量提供工艺反馈。”“如今，让ML更令人兴奋的是，可用数据的爆炸式增长，主要是由新的模具传感器技术驱动的，该技术可以查看和测量模具本身不同位置的电压、电流、温度和许多其他参数。这可以帮助调整设备性能，并且不使用可能在生产测试中出现故障的设备。”
探针技术已经从普通的悬臂式探针(只能探测有限数量的位置)发展到垂直探针(可以探测紧密阵列)，再到MEMS探针。Imec正在准备评估FormFactor提供的25微米间距探针卡。
系统级测试
甚至在异构集成之前，芯片制造商就越来越多地采用复杂soc的系统级测试。“系统级测试是行业的一个非常现实的趋势，它让一些人感到惊讶，”Advantest的Armstrong说。“NVIDIA、AMD、Intel等行业领导者多年来一直在这样做，但现在它正在成为主流。人们希望更快地进行更多测试，这才是真正的趋势。”
Teradyne的拉尼尔指出了类似的好处。他说:“我们的测试仪具有特殊的优势，例如更好的仪器精度，这允许我们的用户使用更低的测量保护带来提高质量和产量。”我们的高仪器资源可用性意味着我们可以支持更高的站点数量，以降低测试成本。”
成本建模
Imec与代尔夫特理工大学共同开发了成本建模软件3D-COSTAR。该软件旨在优化3D堆叠ic的测试流程，考虑到设计、制造、包装、测试甚至物流的产量和成本。“你可以查看产量，并确定通过测试可以在多大程度上提高产量，或者发现进行某种测试是否经济。例如，你可以确定是否有必要使用更昂贵的探测卡，”Marinissen说。
3D-COSTAR产生三个关键的分析参数:测试逃脱率方面的产品质量(以每百万次品件表示)，总体堆栈成本，以及按成本类型细分。Marinissen说:“3D- costar已被证明是分析3D测试流程中许多复杂权衡的关键工具，无论是成本还是DPPM。”
结论
2.5D和3D堆叠模具设计正在随着新的探头、探针针技术、新标准和包括成本建模在内的测试优化而不断进步。随着业界在芯片堆叠和基于芯片的设备测试方面的经验越来越丰富，最佳实践的列表将会增长。
展望未来，专家预计会有更多的标准化和DFT工具自动化，使多模芯片的实现更容易、成本更低。
Synopsys的Cron说:“低功耗的DFT可能会得到更好的集成。”“我们有工具可以在早期预测一些功率，我们可以利用这一点来操纵DFT以降低功率。但将DFT与功率分析相结合可能即将到来。人们都在谈论拥有备用的核心，并能够在制造或甚至在现场削减坏的核心。该行业也在向DFT迁移，以实现更多的安全性，因此同时实现安全、安保和DFT肯定会到来。”
参考文献
|
|
|
|
|
|
|
|
|
留下回复