标签:2.5 d

UCIe真的是通用的吗?
通过布莱恩•贝利11月- 22,2022 -评论:1

Chiplets正迅速成为克服摩尔定律的放缓,但一个接口是否能够加入他们一起还不清楚。通用Chiplet互连表达(UCIe)认为,将工作,但一些业内人士仍然不服气。至少部分问题是,互连标准是永远不会真正结束。即使在今天,协议……»阅读更多

掌握FOWLP和2.5 d设计比你想的要容易得多
通过比尔Acito11月- 22,2022 -评论:0

集成电路包装已经进入自己的,一旦传统包装是一个“必要之恶”,今天的包装可以增加重大价值。有功能密度的增加和灵活性通过提供一个平台异构设计组装。在设计中实现一个SoC收益率会变得太大圆满和难以实现在一个流程节点,爸爸……»阅读更多

有什么不同的插入器信号完整性?
通过凯利Damalou- 10月28日,2022 -评论:0

凯利Damalou和皮特Gasperini实现收益,表现,区域,和成本3 d-ic架构正推动电子产品设计新的限制。硅集成技术和相关设备经历了一个令人印象深刻的发展在过去的几十年。他们的发展鼓励科技进步在高性能计算等应用,人工…»阅读更多

测试2.5 d和3 d-ics
通过埃德·斯珀林- 10月25日,2022 -评论:0

将soc芯片制造商可以把更多的特性和功能塞进一个包比reticle-sized芯片。但随着维迪雅Neerkundar,西门子EDA技术营销工程师解释说,在访问所有的死亡或有挑战chiplets放到包中。新的IEEE 1838标准地址,以及当2.5 d和3 d-ics结合在一起……»阅读更多

HBM3在数据中心
通过埃德·斯珀林- 10月17日,2022 -评论:0

产品管理高级主管弗兰克•铁Rambus,谈到即将到来的HBM3标准,为什么这是对人工智能芯片和至关重要的瓶颈在哪里,什么样的挑战是参与工作记忆,以及影响chiplets和near-memory计算对HBM和带宽。»阅读更多

集成电路架构转变为oem缩小他们的重点
通过埃德·斯珀林- 03年10月,2022 -评论:0

收益递减的过程扩展,加上无处不在的连通性和指数增长数据,推动广泛的芯片是如何设计的变化,他们将做什么,他们应该做它的速度有多快。过去,之间的权衡性能、功率和成本主要由大型oem厂商定义的范围内全行业扩展的路线图。Ch……»阅读更多

周评:制造、测试
通过凯伦·海曼和安妮Meixner- 9月30日,2022 -评论:0

强调从ITC热门话题在本周的国际测试会议(ITC)是解决沉默数据损坏,与小组讨论,文件,和谷歌从事Ranganathan的主题演讲强调这个问题的紧迫性。在过去的两年里元、谷歌和微软已经报道了沉默的错误,错误没有发现测试,不利影响……»阅读更多

设计热
通过凯伦·海曼9月- 13,2022 -评论:0

热已经成为一个主要关心半导体在每一个形式,从数字手表到数据中心,它变得更加的问题在高级节点和高级包热量尤其难以消散。finFETs和棉酚的基础温度场效应晶体管可以不同于那些顶端的晶体管结构。他们也可以取决于h…»阅读更多

使测试策略为2.5 d, 3 d堆叠ICs
通过劳拉·彼得斯- 08年9月,2022 -评论:0

提高可测试性,加上测试更多的插入点,正在成为关键策略创建可靠、异构2.5 d和3 d设计有足够的收益。许多变化需要下降到适当的位置并排2.5 d和3 d叠加方法具有成本效益,特别是对企业集成来自不同供应商的chiplets。今天,几乎所有的t…»阅读更多

扇出包装获得竞争力
通过凯伦·海曼和劳拉·彼得斯- 8月18日,2022 -评论:0

扇出wafer-level包装(FOWLP)是一个行业的关键推动者从晶体管扩展转向系统扩展和集成。通过再分配设计球迷芯片互联层而不是衬底。相比,倒装芯片球栅阵列(FCBGA)或导线债券,它创造了降低热阻,一个苗条的包,并可能降低成本。然而,如果h……»阅读更多

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