找到问题之前验证时钟和重置的连接。
由Pawini Mahajan和拉贾Koneru
复杂性与芯片系统(SoC)设计继续增长,创造更大的复杂性相应的适当时机(DFT)制造业所需的逻辑测试。设计团队由高挑战不仅门数和数组的内部开发和第三方IP集成到他们的设计:需要实现高质量的生产测试这些复杂的设计导致了复杂的DFT挑战来验证架构。不幸的是,当验证DFT逻辑指向一个问题,调试可以消耗很多时间。这是通常情况下对许多DFT信号连接到全球许多地区,如测试模式和扫描使信号。在这些情况下,DFT调试可以相当于草堆里找一根针。幸运的是,为了解决这种需求,先进的技术可以确保DFT信号的连接,或任何其他SoC信号,是正确和有效的。
影响DFT工程师的一个常见的问题是正确处理不同步的时钟由锁相环(pll)。自动测试模式生成(生成)工具需要控制的时钟以及其他信号。与锁相环,使测试模式生成一个特定的DFT结构称为一个芯片上的时钟控制器(OCC)插入的DFT工程师。OCC是一种机制,容易控制PLL-generate时钟和访问生成工具(参见图1)。在许多finFET的设计,是典型的输出OCC开车几百个内核和IPs。所以,一个验证的挑战是确保这些连接是正确的。一个额外的挑战时已经包含一个OCC成熟的IP。在这种情况下,验证还必须确保顶级OCC不是开车的OCC IP(参见图2)。
图1:一个OCC控制器使生成工具来控制时钟。
图2:一个OCC控制器不正确驾驶一块级OCC控制器。
另一种类型的信号连接验证确保特定的值和关键信号传播。考虑的情况下测试模式信号配置设计制造测试。标准功能验证通常只决定如果测试模式信号,如果信号可以“on”(参见图3),验证任务通常是留给DFT工程师。
图3:“Stuck-off”测试模式块B没有找到与功能验证。
信号连接验证技术,可在Synopsys对此TestMAX顾问,可以自动检查这些和其他相关条件。通过这项技术,使用RTL所以可以早期发现并改正问题最大的效用。其他有价值的属性的技术包括重用的能力检查的整个设计和提供一个清晰的描述连接性问题的根源。虽然独立的信号连接检查不是取代标准的基于仿真的验证,也可以找到这些问题,这是一个免费的“早期预警”验证。
信号连接验证和检查的使用正在增加,尤其是在分层采用DFT流。因为他们的实用性,SoC设计师负责全芯片集成也部署连接检查。验证连接的时钟和复位是一个集中精力,更早发现问题之前(在周)仿真阶段。整合其他组件和管道阶段可以用高信心,正确连接的信号。支持强大的描述格式和语言,SoC集成可以一致的定义和检查方法使用连接规则语言。
连通性检查最初针对DFT团队。他们经常负责顶级DFT的集成,需要确保许多全球和本地测试信号连接。由于储蓄的验证工作,连通性检查DFT现在起飞,SoC设计团队意识到和DFT同行所经历的优势正在迅速采用连接检查。
拉贾Koneru是硬件研发工程师分析和测试组在Synopsys对此,他关注完整的DFT设计流程的开发和实现。他有一个特别的兴趣故障插入和分析神经缓存的记忆。他收到了电气和计算机工程硕士学位在俄亥俄州辛辛那提大学的。
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