差距正在扩大原型的大型的、复杂的FPGA芯片的速度和容量跟不上快速推出先进的asic的步伐。

这是一个新的转折的市场。

的确,与fpga原型一样老FPGA他们自己。之前他们被称为fpga、逻辑加速器或lca(逻辑单元数组)被工程团队放在一起使用的原型设计。工程师立即走红的事实,他们可以做一个临时模型,他们的芯片将是什么,这是像一个2 k门阵列。

“工程团队也许拯救几个数万美元胚根端胚乳首先通过FPGA逻辑加速器,在“观察道格•阿莫斯ASIC原型产品营销经理导师,西门子业务。

快进几十年,FPGA方面并没有多大的改变。但在此期间,设计得到更大、更复杂。

“最大的FPGA,这是我们关心的,进入步骤,”阿莫斯说。“目前,我们已经在同一FPGA在过去的两年里,这可能不会改变一年左右。你最终得到相当于弹性FPGA可以做什么和什么之间的紧张关系SoC需要做的事情。FPGA落后,然后有一天再次追上了一大步。这种不连续发生每三或四年,因为有很多参与为市场带来一个新的FPGA。”

原型板的使用无疑是增长特别是FPGA的生长能力和I / O,博Zalewski指出的那样,总经理Aldec硬件部门。“问题是设计的复杂性也越来越让原型板非常先进,多学科项目本身。验证团队需要这样的工具面临一个具有挑战性的决定——内部设计原型板或买一个专门的供应商吗?内部设计董事会需要有额外的工程团队只专注于设计、生产和测试的板,与多个问题解决等相关方式甚至部分物流或采购。更不用说在我们开始使用我们的目标项目的董事会,我们需要开发诊断设计可验证后的董事会多次生产和在典型应用。”

这并不是像它看起来微不足道,他强调。“当数以百计的有几大fpga互连线和多个外围设备验证,结果将是为公司董事会要求的需要,但在更高的成本和交货时间超过采购从原型板的供应商。董事会从原型系统提供者通常是购买万能板,可在多个项目中重用,甚至在不同的验证方式,它不需要有独立的设计团队,仓库和交货时间是短的。如果你看一些这样的供应商提供甚至FPGA分区工具原型项目中面临的另一个挑战是,复杂的不少于董事会本身。”

这两个赛灵思公司和英特尔(买了阿尔特拉2015年)认为在fpga原型是一个特殊用途的模型。这些通常是高价,少量应用程序有一些非常具体的需求。

“原型市场是创造最大的板盖茨,你可以和你做什么在那盘盖茨可能是不同于其他市场如何做事情,”阿莫斯说。“如果你看看Xilinx UltraScale VU 440年,这样的设备太昂贵的在生产应用程序中考虑使用。可能会有一些奇怪的角情况下的网络区域,您可以使用它作为一个开关,但是针对FPGA原型。把逻辑的极端,一个好的FPGA公司将关注如何使另一个设备可能更大或者更适合原型。在某种程度上,FPGA供应商意识到这是一个市场的存在。人在fpga原型了30年了,但是他们比别人做得更好,这样他们就可以带来数千万美元吗?硅卖到空间值得一大笔钱。”

这个问题没有简单的答案,因为他们都没有跟上asic。在这一点上,快于fpga ASIC设计,都有不同的方法上和内存子系统。此外,由于ASIC设计大于FPGA在这一点上,他们需要被映射到多个FPGA和盖茨今天可用的最大数量在一个FPGA原型板约2000万,阿莫斯说。

重组问题
创建问题,当这些不同部分放回在一起。“设计必须分为FPGA-sized碎片,然后连接在一起,但这些连接运行速度慢得多比的FPGA内部,”戴夫Kelf说,负责营销的副总裁OneSpin解决方案。“有工具,尝试自动分区。其他工程组织这样做手工,这意味着他们看着他们的设计,打破了自己,这是一个真正的痛苦。很难做,导致各种各样的麻烦。通常这意味着快速原型的设计并不是最终的设计是,创造了各种各样的其他问题。”

等效性检查可以帮助。“如果你正在处理一个合成工具,积极优化,更积极,更有可能会打破设计、“Kelf说。“等效性检查可以确保设计仍然是一样的RTL优化后的盖茨。如果你有等效性检查和它会指出错误在哪里,它允许您使用所有的优化而安全地知道设计的功能是保存。因此,优化可以开启。几乎可以肯定会有错误在里面,可以快速诊断、调整和发现。”

Juergen Jaeger、产品管理系统&验证组的主任节奏,认为逻辑等价检查可用于某种程度上,尤其是当经历的RTL变换从RTL综合门级网表。但他说有限制形式验证可以在这里做的。

“你可以限制,所以你不要太多的假阳性的形式验证工具,“Jaeger说。“但它分解通过实现步骤,当你去,你现在网表并将其映射到FPGA结构。那里,你需要不同的方式做这件事,因为形式验证会造成假阳性。现在你被映射到一个完全不同的结构。”

技术post-partition验证创建一个模型(Verilog网表),包括所有的FPGA-specific转换时钟,销多路复用,multi-FPGA分区,记忆,它可以使用在一个模拟器或模拟器验证功能得到了保存,Jaeger说。

分区的问题
分区的设计创造了另一组挑战。

“一种方法是说你有一个巨大的SoC由块组成的知识产权与它们之间的互连,”Kelf指出。“你可以很容易地把一张卡片和一大堆FPGA,和SoC中的每一块你的地方到一个FPGA线SoC的方式连接起来。你的快速原型。这将是有意义的。年前,这将是他们做了什么,它工作得很好,因为互连ASIC异步和缓慢,所以你可以侥幸有缓慢的fpga之间的互连。如今,网络的互连急剧加速芯片,和这些出类拔萃的街区远比你所能装上最大的FPGA器件,所以他们不能这样做了;他们不能以这种方式建模一个SoC。这是最大的区别,设计团队已经在过去的几年里。他们在那里,去打破这个设备。这是一个巨大的问题。”

另一个问题是,SoC团队需要运行软件以及硬件。

“他们想引导Linux,除此之外,所以很多fpga有Arm处理器建造,然后连接的逻辑,“Kelf说。“如果最终有效设备也有一个Arm处理器运行协议栈。但由于设备不适合在一个FPGA,你可能使用一个在一个特定的协议栈FPGA和沟通与其他FPGA,变得很复杂。通过这种方式,硬件/软件系统变得破碎,它分布在多个FPGA。”

fpga越来越快,但仍然存在很大的差距。

fpga越来越快,但仍然存在很大的差距。因此,设计师必须允许时机问题,以及确保没有错误或者类似缺陷。

通常,设计师改变原型的设计允许它。“他们会说,‘我有这个伟大的基带;工作真的很好但是我不能把它放在一个FPGA,我得把它在两个,”他说。“让我们找出两个逻辑部分。一个可以在一个FPGA,另可以FPGA,并设置它的这两个部分之间的通信可以相当缓慢,异步的,它会工作。如果他们这样做,然后把它在一起后的原型不是太困难,因为他们已经想过这个问题。另一组工程师将设计,没有想到他们会如何原型,让整件事情在模拟器工作,甚至一个模拟器,然后当他们想要运行的软件他们意识到必须打破。所以他们开始摆弄原型董事会,他们必须改变不可避免地,然后他们发现他们无法把最初的设计和制造。他们必须回去,因为他们已经测试了,但设计发生了变化,以确保软件正在运行,他们不能重现它。”

这基本上打破了设计流程,迫使团队去了找出如何重新设计它适用于合成过程和地点和路线,并在原型系统。上市时间的影响可能是灾难性的。

阿摩司同意考虑这个问题的最好的地方是在项目的一开始。他甚至写了一本关于这个主题的书。(“在Design-For-Prototyping fpga原型方法手册:最佳实践”)

“当时的想法是,到底,”阿莫斯说。“是,‘嘿,伙计们,我们知道有各种各样的设计为设计测试,为低功耗设计。设计原型就是让事情便携。不要把任何特定的设计最终硅如果你能避免它。如果你要做它,把它放在一个容易可切换的方式与等价的东西。问问自己:我如何写代码移植和这些好东西?此外,如何确保人在项目的开始关心我,如果我做FPGA原型工作,如果软件的家伙想要快,他们可以运行吗?我如何确保在这个过程中发生的更早吗?左移位是陈词滥调。我们希望所有这些被认为,是程序性的东西在公司内部和公司组织,防止这种情况发生。 The RTL writers and the people creating the chips are under pressure, too. They have to get their job done, and the FPGA guy comes in the room and says, ‘If you do it a little bit differently, it makes my job easier.’ The RTL guys are going to say, ‘Get out of here. I’ve got enough to do getting this chip working without making your job easier.’”

然而,阿摩司强调毅力。“如果你得到正确的地方在这些公司有人在某处有监督的整个事情,他理解。软件的家伙,他们在项目后期但是他们有很多工作要做。越来越多的系统你要出售的价值是在软件所以你必须考虑软件人早在这个过程。如果这意味着尽快给他们一个原型,如果这意味着让RTL容易原型,它涟漪回到左边的程序,有人会说,‘让我们帮助这些软件人得到更快地完成任务,如果这意味着为原型设计,太好了,让我们做它。”

另一种方法是使用原型块级原型。整个设计可以到模拟器,如果你正在做的事情是正常的RTL验证。但这里的目标是创建一个模型的软件工程师。有很多软件工程师,但是没有那么多的模拟器,所以最后一个瓶颈。

混合解决方案也被采用,即设计团队可以继续的一部分设计的主机和运行不准确版本的设计。“这是通常人们用手臂快速模型,并保持处理器系统运行在一个虚拟环境SystemC小说,然后办理人接口到一点——他们想要测试的RTL块级别的原型。人们多年来一直这么做与仿真。与原型,现在他们正在做这件事,所以他们不需要担心挤压的所有设计成一个FPGA,”阿莫斯补充道。

未来
展望未来,高密度fpga将达到更高的能力范围。

“传统上,fpga原型用于子系统、IP块,和只有部分的设计由于各种分区和映射问题,“节奏的Jaeger说。“现在,分区和时钟技术,下一步将与数以百计的fpga原型系统,而不是4、5或6、今天我们做。这将允许用户原型multi-billion-gate均匀设计。”

这可能侵犯在仿真系统中,因此用户需要了解哪个系统做最好的。模拟仍将有更好的硬件调试能力,而高容量原型系统将允许更高的性能目标硬件/软件集成和软件启动速度。通过这种方式,他们是互补的,他提醒。

能力是这个方程的另一半,Jaeger说。“如果你想想大asic今天为例,进入细胞款手机是什么很多不同的接口,如键盘交互,屏幕,蓝牙,无线,LTE, USB、音频、视频。为了验证这些外部接口与驱动这些接口的软件,你需要某种程度的虚拟化的接口。不可行,原因是所有这些接口的连接通过一个仿真器或原型系统物理硬件,所以越来越多的虚拟化会发生在外围,外围设备和接口,以便能够验证这些更大、更复杂的asic和设备。”

随着行业等待下一个更大更好的FPGA原型,有大量的技术,考虑了挑战保持工程团队忙和FPGA不足填补空白。