如何适应ARM处理器对fpga IP,以及如何处理跨多个fpga分区。
所涉及的成本和复杂性增加新的SoC (SoC)的设计,FPGA(现场可编程门阵列)原型正变得越来越重要,甚至是至关重要的,新的SoC项目的一部分。通过提供一种方法来得到更快的硬件,FPGA硬件验证和软件原型允许工作开始前,首先硅之前,有效的管道设计过程。现代可重复编程的fpga灵活和通用的计算和原型平台——易于重新配置开发系统连续测试通过的总体设计开发人员提供了一个重要的优势,给信心之前产生昂贵的ASIC设计。在FPGA原型还允许调试和可观察性技术,否则不可用,比如插入信号探针直接在FPGA结构。然而,通过实现成一个FPGA原型一个SoC现在需要考虑一些独特的挑战。底层FPGA架构和资源提供的限制和可能性当映射一个SoC设计到FPGA。
在FPGA中,几乎是不可能达到的速度IPs实施旨在实现硅。由于各种因素(如销多路复用),multi-FPGA最大频率的设计一直被限制速度远低于织物FPGA的极限。
在过去,小胳膊核心和更少的复杂系统,通常的做法是符合整个系统在一个FPGA。目前,即使大大增加能力和多样化的资源在现代FPGA平台上,与当前需求更强大的应用程序处理器和大assp,所有的积木构成一个系统可能并不总是适合单个FPGA最大——即使使用FPGA商用的写作。因此有时必要的设计分解成小块,把它们塞进几个连接fpga。这个礼物的额外问题如何跨多个fpga最佳分区系统或设计。
在本白皮书中,我们讨论常见问题当原型手臂Cortex-A类处理器使用FPGA平台。我们展示如何适应ARM处理器IP在FPGA实现,并给出指导如何处理跨多个FPGA系统分区。FPGA平台、董事会和工具厂商和版本之间的不同。对于这些文档和支持,建议直接联系相关供应商。点击阅读更多在这里。
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