避免PCB布线中的电磁干扰问题。
今天的电子设备市场需要小型化印刷电路板(pcb)，在一块电路板上集成多种高速功能。这导致设计师将痕迹路由得非常接近，以优化包装和空间。这种接近可能会导致电磁场的无意耦合，我们称之为串扰(见图1)。
尽管紧密的包装可能是不可避免的，但有一些PCB设计规则与PCB上的布线/路由有关，不应违反这些规则，以避免潜在的串扰和电磁干扰/兼容性(EMI/EMC)问题。
(在下面的章节中，短语“关键网”指的是PCB上可能涉及高速时钟/数据线、重要传感线等的走线，这取决于PCB的应用。)
图1:PCB上存在潜在串扰问题的相邻走线示意图。
重要的是要查看与I/O线相关的关键网络的路由，因为噪声很容易通过这些离开或进入板的I/O线在板上或板下耦合(见图2)，并将PCB与系统中的其他PCB或模块连接到外部世界。
图2:关键网络和I/O网络相互靠近路由的场景说明。
任何通过I/O线进入电路板的噪声都有可能耦合到携带重要数据/时钟信号的关键网络，这基本上是PCB的抗扰性方面(图3a)。以类似的方式，由关键网携带的任何高速信号都可以耦合到I/O网，最终通过从板上脱落的I/O线到达外部世界，并到达系统中的其他模块。原则上，这将是PCB的排放方面(图3b)。
图3a(左)和3b:关键网络和I/O网络接近所引起的潜在EMI/EMC问题。
在波长较短的高速PCB (> 100MHz)上，任何关键网(见图4a)的电长都足以使其成为有效的散热器，特别是当暴露在顶部或底层时。这种不需要的辐射可以耦合到任何相邻的迹线，甚至可以耦合到靠近迹线的组件中存在的电缆。我们建议关键网埋在PCB内层的固体平面之间，如图4b所示。这有助于包含来自跟踪的字段，并避免以串扰或EMI的形式出现任何无意的耦合。如果暴露关键网是不可避免的，暴露部分的长度尽可能小。这是因为较短的暴露迹线长度会有较少的辐射倾向，因为如果它们的电性较小，它们将是低效的天线。
图4a(左)和b:固体平面之间暴露或埋设临界网的示意图。
理论上，差分对携带的信号大小相等，极性相反，因为由差分对产生的电磁干扰可以抵消或可以忽略不计。但是，只有当数据对中的迹线长度相等，并且尽可能对称地相互靠近时，这才有效。违反任何这些都可能产生共模噪声和EMI问题。这是非常值得关注的，特别是对于携带高频关键信号的差分网络，因为EMI增加了所携带信号的频率。图5显示了在IC封装和电路板上的出口点(连接器)之间路由关键差动对的正确/不正确方式的几个示例。
图5:在参考平面存在分裂时返回当前路径。
在图6a和6b的PCB示例中，我们有一个简单的差分对在PCB上以两种不同的方式路由:分别是对称和不对称。在这两种情况下，都是在内部SIwave它们在一端用差分电压源激励，在另一端用负载终止。
图6a(左)和b: PCB上路由的差动对示例。
我们在两种情况下都进行了近场分析。在差分对对称布线的PCB中，近场能级比不对称布线的低，如图7a和7b所示。
图7a(左)和b:对称和非对称差分对网的近场@ 597.45 MHz。
假设我们要根据EMI/EMC法规AIS 004(印度)或UNECE R10(欧洲)辐射排放要求测试这款PCB。图8显示了频率范围为30 MHz -1 GHz、距离为1米的PCB模拟远场的对比分析。请注意，不对称差分对情况下，发射电平增加约8至10 dB，也导致在563.50 MHz及以上不符合要求。
图8:1米辐射发射对比。
SIwave在PCB层面的模拟能够早期识别此类EMI问题，这有助于优化PCB设计，然后再进行物理测试或更高级别的模拟。要了解更多关于SIwave的信息，请查看我们的视频SIwave YouTube频道．
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