缓存管理方案,他们说改善于DRAM的数据速率
来源:麻省理工学院的研究人员,英特尔,苏黎世联邦理工学院Xiangyao Yu(麻省理工学院),克里斯托弗·j·休斯(英特尔),Nadathur Satish(英特尔)偏向Mutlu(苏黎世联邦理工学院),斯Devadas教授(麻省理工学院)
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随着处理器的晶体管数量上升,处理器和主存之间的连接相对缓慢已成为主要障碍提高计算性能,但现在,麻省理工学院的研究人员、英特尔和苏黎世ETH已经创建了一个缓存管理方案,他们说改善于DRAM缓存的数据率33 50%。
把一个更大的/更好的缓存一个CPU架构并不解决根本问题。真的你想做processor-in-memory (PiM)。大多数NVMe卡的存储有臂(或相似的)CPU管理存储,这是一个很多更快地问他们做这项工作比铲前后数据中心X86处理器。
这变得更糟,你开始die-stacking内存密度,但没有得到任何更多的I / O引脚(如用图钉在作为PCIe卡),所以你需要移动栈内存控制器和计算到死去。
表面和边缘是一个维度从数量和地区。
我有检查苹果iPhone支持和阅读一些关于高容量的数据缓存的方式。是非常重要和有效的用户。我们必须知道这一点。
缓存管理方案变得更加重要,因为核心数量上升,当chiplet cpu创建更复杂的整体缓存。
Chiplet cpu可以真正受益于L4缓存。例如,如果我们有64 4 chiplets CPU核心(128线),各有两个4核心集群都有自己的L3缓存驱逐,事情就变得复杂了。
这将意味着64 x L1数据,64 x L1指令,64 x L2, 8或16 L3驱逐缓存。也许我们可以添加512 mb L4缓存和创建混合L3缓存不正常或驱逐缓存,但混合。L4可以作为独立的实体,可以有一些逻辑来预测哪些数据来预加载。
我希望看到更多的研究在缓存。在下一个十年都要改变相当显著。apu越来越流行和强大的复杂化和/或增加可能性L4缓存。
堆叠芯片可能会改变事情,并允许更大的L3缓存,可以从不同的方案中获益。也在GPU方面,机器学习/ AI和GPGPU可能受益于改变缓存。
缓存已经被我的爱好很长一段时间。我用无数小时想可能的改进。较高的大共享缓存延迟几乎肯定有可能优化可用。只是没有足够“晶体管水平”可以肯定的是如果这些知识在现实生活中是可行的。
总之,这篇文章让我快乐。
我知道AMD正在改变缓存结构Epyc米兰,但是,他们也与微米和三星合作,使HBM2e内存堆栈nvme作为pcie驱动器直接平行于cpu 8或16作为pcie车道绕过服务器上的作为pcie巴斯所以架这些内存硬盘设置每个nvme米之间。2存储端口,所以NVME作为pcie m。2内存驱动端口可以是3或4堆驱动对峙连接器与每个模块允许散热。这将废除Dram槽的要慢得多,这种新方法预计将10倍的速度性能将巨大的带宽的网速。福勒斯特Norrod最近表示,nvme是未来对于新硬件的应用程序,我不认为没有理由,这是绝对可行的。
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这变得更糟,你开始die-stacking内存密度,但没有得到任何更多的I / O引脚(如用图钉在作为PCIe卡),所以你需要移动栈内存控制器和计算到死去。
表面和边缘是一个维度从数量和地区。
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这将意味着64 x L1数据,64 x L1指令,64 x L2, 8或16 L3驱逐缓存。也许我们可以添加512 mb L4缓存和创建混合L3缓存不正常或驱逐缓存,但混合。L4可以作为独立的实体,可以有一些逻辑来预测哪些数据来预加载。
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总之,这篇文章让我快乐。
我知道AMD正在改变缓存结构Epyc米兰,但是,他们也与微米和三星合作,使HBM2e内存堆栈nvme作为pcie驱动器直接平行于cpu 8或16作为pcie车道绕过服务器上的作为pcie巴斯所以架这些内存硬盘设置每个nvme米之间。2存储端口,所以NVME作为pcie m。2内存驱动端口可以是3或4堆驱动对峙连接器与每个模块允许散热。这将废除Dram槽的要慢得多,这种新方法预计将10倍的速度性能将巨大的带宽的网速。福勒斯特Norrod最近表示,nvme是未来对于新硬件的应用程序,我不认为没有理由,这是绝对可行的。