加速HDL的方法模拟系统的FPGA设计,包括自定义逻辑和重用IP核在模拟器和synthesizable testbench执行部分的设计。
任务关键型FPGA设计空间和雷达应用程序继续增加复杂性,这样,他们需要一个全面的和健壮的验证环境。有半实物的解决方案在市场上,利用FPGA板,但当谈到建立自定义逻辑功能覆盖率和调试,用户通常需要回到HDL模拟。因此,高密度脂蛋白模拟变得过度,他们已经成为主要瓶颈时验证。在本文中,我们将描述一个解决方案,可以加速HDL仿真系统的FPGA设计,包括自定义逻辑和重用IP核在模拟器和synthesizable testbench执行部分的设计实现一个芯片FPGA板。
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