扩展UVM模拟

随着SoC的复杂性增加,所以也需要模型模拟/混合信号内容以类似的方式简化模拟的数字内容。这样做的一个方法是通用的上下文中验证方法(UVM)。事实上,这可能和今天做UVM目前,据业内人士的数量。

然而,也越来越感兴趣扩展UVM更好地解决模拟/混合信号内容的独特品质。

亚当•谢尔调子,验证产品管理总监指出,两年前发表的节奏书先进UVM话题,其中包括一个重要的部分在扩展UVM模拟。

“我们真的相信这一点。虽然有挑战,”他承认。“现在我们发现,有一个相对较小的部分模拟社区和这一段也已开始建立数字/混合信号模型使用“wreal Verilog-AMS标准的一部分”或“SV-DC”(SystemVerilog离散建模委员会)IEEE 1800 - 2012标准的一部分。这些工程师倾向于寻找第一个。”

一些悬而未决的问题包括工程团队的能力,以确定何时使用一个完整的详细的模拟模型和何时使用更抽象的模型。“有两个之间的平衡。完整的详细模型,仿真模型以最快的速度将有效地运行,即使是VHDL-AMS或Verilog-AMS。速度明显慢于数字RTL,”谢尔解释道。

有趣的是,他指出,这一倾向于引进UVM并开始这种级联的思想是使用数字/混合信号模型。传统上,这些都是简单的Verilog实数或硬件描述语言(VHDL)真实值,和困难是不可能做任何信号叠加或组合。wreal, SV-DC,添加这些解析函数更精确的模型可以建立。“一旦你得到这个模型,突然间一切进入图片:模拟断言呢?模拟报道呢?模拟metric-driven验证过程是什么意思?”

作为起始点,节奏建议用户先建模和确保仿真速度是好的。然后,开始探索其具体设计需求,功能覆盖率对模拟意味着什么?断言是什么意思?

也大约在两年前,Synopsys对此开始使用其用户更好地寻找机会将UVM方法与模拟/混合信号设计,根据史蒂夫•史密斯在Synopsys对此营销高级总监,混合信号验证。他指出,“虽然确实地说,你甚至可以使用UVM目前的形式在一个模拟/混合信号环境下,你真的开车从数字角度。UVM目前是纯粹的数字从testbench的观点。这意味着如果你有一个系统芯片的接口世界其它地区恰好是数字信号——你可以把他们用逻辑0和1——你可以使用UVM来驱动系统芯片设计即使有一些模拟芯片中的内容本身。”

“不幸的是,”他指出,“许多混合信号设计模拟接口与外部世界。他们驾驶multi-controllers,也许他们是由来自传感器的数据,实现模拟电压芯片和他们得到转换芯片进行处理。在某些情况下,您可能想要创建一个环境测试或验证,你想开车analog-type信号仿真。例如,您可能想要摆动使它看起来像一个正弦波信号,或者可能有其他形式的波形,您可能想要生成更模拟类型。另一件事是,在一个混合信号环境下,如果你有模拟内容——你会在芯片内部,您希望能够监视之间发生了什么数字和模拟之间的接口。[这些]往往导致设计错误,因为设计师可能无意中错接的信号在一起你想要监控点,否则称为断言或探测点。断言是会自动标记在模拟所以你想要的是那些断言能够识别模拟信号和数字信号的变化。”

这个任务包括设置断言监控的能力,除了逻辑0和1,转换在电压阈值或模拟更多的东西。”,当然不仅需要一个除了方法基于SystemVerilog模型和工具本身——模拟器也能够应对变化的信号,”史密斯说。

把这些问题和能力更前沿的和公开的概念更多世界各地的设计团队,Synopsys对此概念的扩展了UVM模拟/混合信号。“我们已经添加到UVM基本功能,我们也增加了模拟仿真工具,支持的一面让他们在混合信号环境中更好的工作,”他指出。

一个加载的话题
首席技术专家马丁•瓦拉几人在导师图形模拟/混合信号,表示这些问题很棘手。甚至“UVM”这个词本身是一个加载的话题,因为在某种程度上,UVM是一组特定的类。“这有着技术上的含义,但人们通常不考虑。通常当他们谈论UVM他们实际上是考虑更大的问题和需要考虑的问题对任何类型的验证,无论是数字或模拟验证验证。”

从他的角度来看,有许多UVM方面发展的重要趋势。

首先,可组合性。“你可以写这些测试序列和船连同你的IP,并且可重用的SoC集成级别。这可组合性是一种基本功能的方法,”瓦拉几人说。第二,是UVM控制输入,观察输出,观察故障条件。“我们会约束随机刺激,自检testbenches验证我们的覆盖率已经达到,如果有,那么它可以阻止的生成随机的刺激。如果它没有,它并生成更多。人们使用这个约束随机,可能至少15年,因为太空探索在数字系统是如此糟糕。直接测试是不可能的。”

第三,是重用。“我称之为“简单”的面向对象方法,因为任何面向对象方法相当复杂。和你有所有这些计算机科学家进入数字验证空间(他认为自己的一小部分),它并不是一颗卑微的心。UVM,面向对象的一部分,不是模拟工程师。纯模拟工程师只是看着它不会感兴趣。模拟设计师,那些真正好的,他们知道他们所知道的,他们所知道的很重要,做其他的事情对每个人都不值得。”

延长UVM模拟、瓦拉几人不卖。“纯模拟,我不认为任何人会做UVM因为这种复杂性存在纯模拟电路设计不是由UVM解决。有很多模拟电路设计的复杂性,所以设置testbenches的费用是非常巨大的。顺便说一下,我们已经这样做。人们实际上这么做…检查模型的混合信号设计。检查模型,确保模型模拟验证不够好,是一个漂亮的尚未解决的问题。我见过的人开始这样做…这就是UVM可以应用。”

进化UVM
接下来要发生什么方面发展的行业看模拟/混合信号的数字将包括一个解释或功能覆盖率和断言,谢尔说。”这两个开始合并,我知道这个标准工作和Verilog-AMS模拟Accellera断言,周围有一些工作在那个空间,随着行业开始推,然后有一个模型,您可以开始创建刺激,做测量,做调试。这就是我们需要带回UVM工作组为了使一个建议。我的感觉是,仍然是早期的工作。我们可能会接近临界质量的行业标准的努力开始,但部分仍在运动。”

考虑到时间在混合信号空间这可能很快发生,他说。“可能是发生在未来几年,我们开车到更深层次的流程节点与权力,模拟,数字都在相同的死亡。我们都在争夺空间和功能和设计正试图调整自己的手抓得越来越紧,我们真的需要担心。有模拟和数字在一起的一般功能,但是如果你能力添加到这张照片,它添加了一个全新的维度的复杂性。”

还需要有一些IP环境的一致性,谢尔补充道。“你看到所有的诸事顺利,你可以想象这两个数字和模拟IP供应商,甚至混合信号供应商必须提供接口信息,testbench信息甚至力量格式信息。与他人融入一个SoC。每一个供应商需要找出他们会供给。他们知道它在设计方面,这部分是明确的。我希望在某个时候大SoC集成商要回来,这时你会看到标准社区迅速采取行动,因为它会越来越难以集成所有这些伟大的IP块——他们自己是伟大的,我们必须让他们在一起。”