Emulation-Centric SoC设计的功率分析

验证专家Lauro Rizzatti最近采访了让-玛丽•深色,高级营销总监,可伸缩的验证解决方案部门(SVSD),西门子EDA,准确的功率估计和优化的重要性SoC (SoC)的设计。

当今半导体工业面临的问题是什么关于pre-silicon功率估计?

问题是之间的差异估计pre-silicon动态功耗SoC设计和生产实际的功率耗散的SoC。在过去的几年中,客户注意到,当新设计的soc插入插座的终端产品,实际的动态功耗超过估计的力量,一个数量级。

它已成为至关重要的准确预测实际功耗而设计和验证新设计。

这种差异的主要原因是传统的开关平面CMOS finFET半导体技术。从历史上看,传统的CMOS技术经历了重要的备用或静态电流泄漏。降低节点移动,低于32 nm,待机电流指数级的增长,变得难以管理。FinFET技术大大降低了静态电流。不幸的是,它并没有真正改变开关或动态电流。

你能扩大一下动态功耗finFETs吗?

finFET晶体管大大减轻通过3 d平面设备的功率泄漏的方法。通过提高频道和包装门口,结果结构提供了一个更高效的通道控制,降低阈值和供应电压(图1)。

图1:图表突出FinFET栅电容相比平面流程。(来源:Cavium网络)

finFETs,动态能耗占大多数的总功耗,因为高销的功放相比,平面晶体管。这将导致更高的动态功率数字。

设计与finFET技术需要更严格的设计规则,考虑finFET过程需求。新规则控制合成、位置、平面布置图、影响和优化设计指标。

RTL-level权力分析现在是强制性的,必须在设计流程的早期开始,并在所有阶段的设计流程,同时与其他设计指标,如性能和面积。Cross-probing RTL之间,嵌入式软件代码,和布局是至关重要的在设计流程的早期识别和调试问题。

还有什么其他问题导致估计pre-silicon动态功耗之间的差异?

另一个重要的问题来自于内在的局限性刺激锻炼设计在测试期间(DUT) pre-silicon设计验证。

今天,电子行业大量使用基准测试来评估性能和功耗的新设计。不同的行业领域使用不同类型的基准。

在手机行业,一个非常受欢迎的基准称为AnTuTu评估智能手机和平板电脑的性能/电力设备。GPU-centric设计,最受欢迎的汽车追逐,曼哈顿,和所有的Kishonti基准。

在人工智能/机器学习(AI /毫升)行业,MLPerf基准套件措施性能/毫升的软件框架,毫升硬件加速器和毫升云平台。它是受欢迎的培训和推理。在存储、测量IOPs提供一个准确的评估新设备的性能/准确性。

必须运行这些基准pre-silicon验证。完整的可见性过度功耗的设计可以识别领域之前硅是制造和设计允许修正。

你如何衡量功耗pre-silicon验证?

传统上,功耗已经完成在大门口水平通过跟踪DUT的交换活动由testbenches行使回归向量组成。这种方法有两个问题。

首先,测试发生在设计周期的很晚。尽管在只有5%的硅的差异是,没有足够的灵活性来纠正问题的设计。更好的妥协是评价动态功耗RTL偏离比较大,导致硅差不多15%,但提供了更高的灵活性,支持设计更改。

第二,testbench向量是不好表示的设计是如何使用的。达到准确评估力量,重要的是尽可能准确地捕捉切换活动在目标系统中运行实际工作负载和性能/功率基准,如前所述。

设置执行权力分析,如何完成?

显然,RTL仿真不能承担工作要求了。我们需要的是一种分层的方法,从抽象和高水平的设计朝着阶段一直到RTL和门水平。没有一个工具可以完成整个工作。相反,最佳权衡特色多种工具可以加速功率估计和优化(见下面的表1)。

表1:功率估计和分析是必要的一个分层的方式来加速这个过程。(来源:Lauro Rizzatti)

在第一步中,整个DUT C / c++中描述在高抽象层次迅速验证硬件/软件规格,和非常粗略的功耗估计。

接下来,功耗是验证设计部分组成的混合设置在高层的抽象描述,通常包括处理核心和记忆如手臂快速模型,在RTL和其他设计部分。高层的抽象部分是主机服务器上运行,RTL硬件仿真器上执行,和两个连接通过一个基于交易界面。

虽然模拟器很少兆赫的速度运行,混合配置可能达到的速度差不多50 MHz-fast足以迅速启动Android, Linux,下面的内核,以及执行基准测试和实际的应用程序。

设置提供了一个头开始配置文件整个设计功耗在相对较短的时间。通过绘制交换活动的长期数十亿时钟周期,设计团队可以识别热点高和低功耗的量值范围几百万的时钟周期。同样,铺功耗地区活动地图,团队可以直观地识别高和低功耗的设计部分。

一旦发现热点和关键瓷砖,团队可以切换到完整的RTL和享受每个设计准确和详细的可见性。通过相关活动策划嵌入式软件代码以及活动映射到RTL代码,团队可以迅速放大领域潜在的权力问题。

捕获完整的设计是非常重要的活动为整个工作负载处理,避免抽样,通常用fpga平台,缺乏完整的内部可见性(图2)。

图2:电动工具可以追踪趋势分析与活动地图和阴谋。(来源:西门子EDA)

值得一提的是,一个主要的半导体房子改变了想法关于早期权力分析在RTL见证“愤怒的小鸟”的执行基准的soc在模拟器上运行。我不得不笑以为我女儿娱乐自己玩“愤怒的小鸟”iPad,这主要半导体公司运行相同的程序在模拟器。

你预测未来发展做什么?

一个新颖的设计方面是非常复杂的管理在pre-silicon阶段chiplets相关死亡堆积,和3 d IC包装。

我以前的动力分析和分析讨论基于单片设计,所有组件结合在一个死。接下来我们看到的是设计实现一个复杂的3 d IC方案。在许多这样的设计,CPU核是一个死,GPU核心,记忆第三,等等,他们完成他们之间的沟通通过嵌入式multi-die互连基板或桥(EMIB)(图3)。

图3:嵌入式multi-die互连桥(EMIB)使CPU核之间的通信在一个死了,另一个GPU核心,第三记忆。(来源:英特尔)

执行能力分析和分析以及热分析在设计硬件层次结构和可配置的嵌入式软件堆栈分布在多个死亡是复杂和挑战性。

我们需要设想模块化和分层编制一个完整的设计针对特定的硬件仿真平台,浏览和设计能力,识别,通过设计和调试硬件/软件活动的层次结构。