设计数据流

运动和管理数据的内部和外部的芯片正在成为一个中心主题越来越多的电子系统,和一个巨大的挑战。

全新的架构和技术被开发出来,以减少运动的数据和完成每个计算周期,以及各个组件之间的数据传输速度之间的芯片和芯片放到包中。同时,新材料正在开发提高电子迁移率和减少电阻和电容。

虽然所有这是必要的,但可能还不够。人工智能的推出更多的设备,受data-producing传感器无处不在,是创建一个爆炸的数据。边的持续建设,在终点预处理数据,识别,数据需要处理接近源,因为有太多发送到云上。每年到底有多少字节的数据生成还有待考证,但每个人都同意数量是巨大的,绝大多数的创建在过去几年。

创造了几个问题处理、划分优先级,并存储数据,以及导致方法从高速桥梁和混合成键,堆内存和新晶体管结构。这也导致了更多的自定义在不同的数据类型,不再一个尺寸适合所有的地方,分区数据的功能和重要性。

“当缝合几个功能芯片,一个计划有效的这些功能模块之间的数据流,“说Alpesh Kothari,首席技术专家西门子EDA。“工程师需要计划的数据的大小,是否需要同步或异步的数据,操作频率的设计,和数据流的方向。数据流可以单向或双向的。规划数据流也需要考虑是否发生数据交换功能模块之间和记忆(缓存)和两个功能模块之间。”

移动数据是昂贵的在性能方面,权力需要移动数据的数量。在AI /毫升的情况下,有一个额外的成本高度定制的加速器和专门的记忆可以尽快实现过程数据实时结果,或尽可能接近它。

“可以序列化的数据转移到减少碎片的数量,但它是整个速度为代价的数据可以传输到接收端,“Kothari说。“此外,序列化要求规划保留逻辑在接收机端到接收到的所有数据。另一方面,允许增加数据传输可以硅占用宝贵的空间。同时,数据速度依赖于物理位置的两个功能模块相互通信。”

布图规划在类固醇
这使得布图规划设计关键的和日益创造性的一步,而不是平凡的,低级place-and-route锻炼。

“这就是让这整个地区的AI如此有趣,“说Sailesh Chittipeddi,执行副总裁瑞萨电子。“从EDA,我们看到新的AI place-and-route方法等公司正在实施的节奏,Synopsys对此,西门子,以及系统级仿真。你需要为一个特定的应用程序优化。你不能有一个通用的设备今天执行所需要的功能。我们也看到系统公司承担更多的功能分开的。”

然而增加所需的硅,这是先进的包装的原因之一已经开始加速。根据优先级数据需要处理装置,根据不同使用情况下,应用程序和功能。

“是不够的在内存中有一个控制器,连接起来,并期望它工作好,”尼尔斯·Fache说PathWave软件解决方案的副总裁和总经理Keysight。“你需要设计这个上下文的不同技术,你将在一起。这不仅仅是设计内存或控制。整个设计,进入包。”

在某些情况下,同步处理,在别人它是异步的,有时有两种类型。它还可能涉及到各级缓存,或者没有缓存。但是所有的这些变量是基于很多因素,包括某些数据的数量和临界处理数据所需的精度。

“平面布置图的大小将决定需要多少抽样设计的数据从一个方面转移到另一个,“西门子Kothari说。“较小的采样,数据所能达到的速度越快。采样率并不仅仅是一个函数的平面布置图,而且细胞延迟(即缓冲区,速度和长度的缓冲区可以驱动信号)。放置这些抽样寄存器,缓冲区,和净延误先进节点扮演重要的角色。内部功能模块的平面布置图确定位置数据的速度。设计师需要计划,将功能模块,沟通最彼此靠得很近,开车place-and-route工具产生最佳的位置。”

简单来说,设计的瓶颈正在定义的类型和数量的数据,和需要处理的速度。“soc变得更大、更复杂,拟合的一切实际的芯片,”他说。“所以数据交换,曾经发生在系统层面上,现在发生在IC。这意味着需要有效的数据传输电路设计实现预期的整体性能。数据流设计在逻辑层面上是相当抽象的。在过去,芯片都较小,基本上都是由特定的功能,所以只有几个阶段为数据流需要计划。与更大的芯片,这改变了,需要更多的努力来理解数据采样和相邻放置相应的功能模块,实现最优数据流。”

数据完整性也成为一个挑战。除了相声和各种类型的噪声,这是普遍的在高级节点,有各种各样的老化效应,可以出现在更长的寿命,热越来越异构组件之间的不匹配,能成为真正的缺陷和潜在缺陷所需的处理芯片上增加或包。

虽然许多周围的主题设计数据流在近几年保持不变,有越来越关注可组合架构和标准。“数据流处理器架构是一个非常有趣的方法。它也许不是主流冯诺依曼经典计算,但也有一些类型的问题,这是一个不错的选择——网络处理、安全、通信的一些类,等等,”首席营销官鲁珀特·贝恩斯说Codasip。他指出的方法定制的处理器本身的时机已经成熟。“你可以用一个标准ISA标准软件的好处,工具,和库。然后您可以自定义的架构支持数据流操作的核心审稿链接和处理器之间的紧密集成。”

治之首席执行官西蒙•Davidmann同意说RISC-V已成为一个关键的推动者在设计过程中数据流。”,原因是RISC-V中小型或大型,这可以帮助你必须提供的计算。你可以把整个RISC-V引擎的行线和非常有效的沟通建立一种数据流的机器。我们知道的人这样做,特别是在人工智能空间。复杂RISC-V数组所有有效的沟通,通过启用自定义扩展和自定义指令。的任务是巨大的,RISC-V帮助因为它让你与所有矢量引擎非常复杂的流程以及高效、精密的沟通。”

图1:可组合体系结构在数据中心基于数据处理和运动。来源:节奏

移动数据
不管你的角度来看,移动数据是一个挑战。但这取决于你是否正在寻找在一个芯片,与多个异构的芯片或chiplets包内,或在一个数据中心,数据可以在不同的服务器之间共享,需要解决的问题可以看起来很不同。

Arif汗产品营销作为PCIe组主任CXL和接口IP节奏指出,该行业正面临互连延迟,与权力主导的实际计算。这是推动定制的许多因素之一。“市场和应用程序更加强烈的数据驱动,具有极高专业需求在HPC /人工智能计算与互连技术,”他说。“这是导致需求更可组合架构。CXL等技术标准适应这些需要支持,新功能的高级面料3.0规范的功能,将使这种系统建立高效。”

CXL扮演了一个重要的角色在这个场景中,特别是在芯片用于数据中心。“首先,CXL3.0增加链接64 gt / s的速度,介绍了256字节的掠过,“汗说。“它还引入了一个新功能,允许非树木架构建设,允许full-fabric功能。这允许实现全球织物附加内存,分解处理单元的内存池。内存池也可以异构与各种类型的记忆。在未来,我们可以想象一片叶子/脊柱架构,用树叶nic, CPU,内存,和加速器,一个相互关联的脊柱开关系统围绕CXL 3.0。UCIe和其他创新的标准,最近出现试图规范出现的一系列专有die-to-die接口实现者解决问题解决标线限制分区设计。”

结论
设计数据流随着数据量增长至关重要。工程团队必须管理数据量和速度之间的权衡,以及设计数据大小,操作频率,数据方向,是否和功能模块之间的数据交换发生缓存或两个功能模块。他们还需要在不同的应用程序的上下文中,建造这些芯片用例,数据类型,和经典的权衡性能、功率和面积/成本。

在未来,这可能会推动全新的体系结构和包装方法,他们中的许多人扩大到z轴与在矽通过、桥梁、和其他高速互联,以及新材料和焊接技术。芯片设计的未来越来越多的关于如何处理更多的数据,处理更多的地方——在内存中,内存,附近或使用集中资源极其快速的互联。能打开门各种新的机会和架构,其中一些已经坐在场边,和其中一些尚未被发现。

编者斯珀林对此报道亦有贡献。