监控过程变化和老龄化如何影响实际芯片在实际部署的时间。
准确的静态时序分析是最重要的步骤之一,在开发先进的半导体设备节点。性能数据都包含在芯片和系统规范从最早的营销需求。建筑师和设计师仔细确定时钟周期时间,可以使用所选的高级体系结构实现所需的性能,硅微架构,详细的实现,和潜在的技术。未能实现指定的周期时间长路径将妥协芯片的性能和可能使最终产品在市场上缺乏竞争力。另一方面,种族和其他缺陷相关的短路径可以防止伪造设备操作,可能需要一个非常昂贵的芯片来解决。
静态时序分析的临界影响了现代电子设计自动化(EDA)的路径解决方案。从历史上看,逻辑综合和物理布局(平面布置图、位置和路由)是独立的EDA工具来完成。设计师被迫分配时间的利润率在合成适应不愉快的意外,可能出现在布线后的静态时序分析。这往往导致保险设计,与硅面积浪费不必要的电力消耗和珍贵的弥补潜在的布局问题,永远不会出现。即使时间利润,路径偏差有时超过了保护频带,导致人工合成和布局工具之间的迭代。这在很大程度上是通过将这两个阶段合并成一个单一的解决方案来解决,用小得多的利润,任何迭代自动发生。
尽管“定时关闭”一词几乎总是指pre-silicon设计过程,事实上时间才真正关闭物理芯片是捏造的。糟糕的意外与长和短的路径都可以出现在post-silicon阶段。有很多原因可能会有差距预测值和实际芯片时机,包括:
在某种程度上,设计师和EDA工具可以预见这些影响利润率,增加时间来适应,但保险设计是一个重要的风险。此外,这些效果不一定影响时间对于每一个设备。过程变化意味着不是每个制造晶片或芯片具有相同的时间特征。增加长路径时间利润预期的问题可能会影响只有一小部分地区可能不是一个好的权衡;最好是接受这几个芯片生产测试期间将分别被扔进垃圾箱和标记为更少的性能关键型应用程序。此外,这些影响可能只发生由于它们是加剧了由硅谷老化。在启动每个系统实验室全速运行并不意味着数百万芯片领域的一生将保持相同的时间特征。
这些都是严峻的挑战确实,那些只能通过扩展解决定时关闭生产硅的概念。这意味着必须有一些方法来收集信息和衰老过程变化如何影响实际芯片在实际部署。幸运的是,有一个技术可用今天收获和报告反馈。最近的一次博客介绍了路径的概念,保证金监控(PMM)的知识产权(IP)。PMM单位提供细粒度的可观测性硅的时机虽然芯片在启动实验室操作,在生产测试中,或在该领域。他们测量实际功能的延迟路径在不影响功能的操作。
PMM单位提供一个新颖的和有价值的形式的时机分析制造设备。第一步可以执行在启动实验室尽快从铸造到最初的芯片。更多的数据反映生产过程变异可以聚集大量的芯片进行测试。随着这些芯片安装在端系统和部署,甚至更多的数据在各种操作条件下可用。随着时间的推移,不断收集字段将反映的路径延迟衰老的影响,当然这可能需要数年时间。幸运的是,芯片跟进和资格过程已经使用老化室来检查婴儿死亡率和加速老化模型。执行老化与PMM单位包括硅提供早期预警的时间问题,可能不是在地里发现了很长一段时间。
显然,PMM单位大量的数据收集和报告,但关键问题是芯片开发商和制造商可以使用此信息在未来更好的设计。路径延迟收集的信息从启动、老化,生产芯片的测试,可用于改进在设计过程中使用的利润率和硅模型中使用静态时序分析。如果因为任何原因,芯片更严格的利润率和更精确的定时分析将产生修改设计更好的优化能力,性能,和区域(PPA)。同样适用于芯片变体,衍生品的设计,使用相同的硅技术和后续项目。PMM反馈从部署芯片还可以提高制造和测试过程,导致更好的收益和更准确的装箱。
Synopsys对此的硅生命周期管理(SLM)平台包括PMM的解决方案和Synopsys对此紧密相连黄金时段静态时序分析工具和Synopsys对此PrimeShield设计鲁棒性分析和优化解决方案。当路径保证金监控IP包含在制造芯片,上面列出的所有利益可以设计师的相关设备。PMM反馈提供了更大的可视性和洞察post-silicon时机,从第一个单位跟进实验室老化芯片领域的部署。没有时间分析或定时关闭过程可以真正完全没有弥合差距从pre-silicon设计到实际的芯片。
在完整的SLM解决方案的更多信息,白皮书是可用的。
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