在高级节点处理增加的变化,新方法是必要的。
连接的未来是很有希望的新时代半导体会引起转换的产品,将使无缝连接与5克,智能设备与人工智能、下一代移动与AR和VR自主车辆和身临其境的体验。这些先进的电子系统将需要使用先进的sub-16nm soc和复杂的包装技术交付所需的性能,功能,和丰富的用户体验。
越来越多的变化
技术扩展使得更大的性能,较低的权力和更多的功能集成半导体芯片的成本降低。然而,对于高级sub-16nm流程节点,晶体管的经济效益比例正在逐渐减少。严格设计时间表和利润率,以及更大的设计规模和复杂性,给设计师带来了重大挑战实现所需的功率,性能和区域目标。
今天的先进的16 nm / 7海里soc挑战增加推动低功率变化的影响。而晶体管的大小继续缩小遵循摩尔定律,阈值电压无法继续。较低的功率减少权力配置文件但导致晶体管工作在阈值电压附近。这将导致广泛的时间变异性导致在定时关闭困难,设计re-spins和可怜的功能。变化已经成为了新的敌人在先进技术节点。你不能确定你找不到的东西。变化需要许多形式。例如,由于较小的几何图形是变化的过程,变化电压降由于不同工作负载和温度的变化在芯片由于增加了自动加热和电阻加热,它直接影响硅的性能影响。交叉耦合的增加等多重物理量的影响时间、电力和热能sub-16nm设计关闭给设计带来了重大挑战。电网设计和网格的弱点问题时间关键路径的深远的影响已成为限制因素实现所需的性能和区域目标。 Power grid consumes a significant amount of metallization resources, and with routability now a big constraint at advanced nodes, power and timing closure have become a designer’s nightmare.
Margin-based方法受到威胁
传统margin-based方法在过去变得无效。这些方法有助于封闭解耦设计方法来管理复杂性的问题空间和限制在EDA工具不是架构来解决多维优化问题。在先进FinFET节点,然而,这些孤立的方法越来越硅未能实现最高的性能。利润率工作只要结果是可预测的。margin-based方法,增加变化很难预测真正的硅时间行为和影响结果(竞技场队伍)和上市时间(TTM)目标在复杂的设计项目。
传统方法非常被动,签收和模拟被认为是今天结束游戏。然而,它应该无处不在,成为游戏的一部分。为模拟工程循环的一部分,它必须是快。模拟应该帮助设计师建立芯片——正确的建设。是不充分的仿真工具提供性能和容量,这是毫无意义的,当你盯着50000年前的最后阶段生态修复tapeout与一组有限的工程资源来修复它们。你如何找出确切的修复tapeout之前需要去哪些块?模拟应该有能力预测问题随着设计的发展并帮助优化设计问题,所以,通过设计过程的结束当你到达你已经签收在一个好地方来满足产品成功上市时间窗口增加了信心。
图1:ANSYS RedHawk-SC加速SoC签收权力的完整性和可靠性
模拟的先进sub-16nm soc生成天文数字的数据。传统的EDA解决方案缺乏消化这些海量数据的能力,更不用说提供任何有意义的见解。工程师需要能够问有趣的问题,引导他们进行更有意义的分析,帮助他们设计更好的更好的收益,更高的性能,更低的成本,最优的金属化和开瓶资源——等等。圣杯在于利用数据来做出决策的能力。数据就是力量,所以重要的是让你的数据可操作的和获得竞争优势。
摩尔多挑战
此外,先进的包装技术将成为下一代HPC异构集成的关键驱动因素,云计算和汽车电子系统达到极限性能,系统带宽高,低功耗,以较低的成本。互联网的一切——明天的现实——将生成大量的数据处理和存储和处理这些大量数据的能力将受到系统有限带宽传统打包处理器和内存之间的集成到系统中。因此,先进的2.5 dic / 3 dic包装技术,包括通过硅通过(tsv),死亡和薄片叠加,system-in-package (SiP), package-on-package(流行),先进wafer-level包巨头()和插入器集成,利用扩展的三维空间,将成为一个受欢迎的选择。短互连路径通过tsv堆叠芯片之间导致更高的性能,因为增加的I / O速度;他们也提供较低的权力由于减少电容,和小的外形由于叠加多个死去。这确实是一个非常有前途的技术,尽管它充满了许多挑战由于其复杂性。
图2:2.5 d / 3 dic设置为芯片级功率/热完整性分析
访问(电子邮件保护)学习如何ANSYS授权客户验收通过将物理模型进行的力量之外,大数据分析和chip-package-system (CPS) co-analyses超过能力,性能,面积和可靠性目标打破壁垒。
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