最短路径欺骗

在集成电路(IC)芯片的制造、组装和使用过程中，如果对电路保护不当，积聚的静电放电(ESD)会损坏IC电路[1]。为了防止这种损坏，ESD保护装置被设计到电路中，这样它们将创建一个低阻抗路径，通过在ESD事件期间将多余的电流从受保护的电路中转移来限制峰值电压和电流。低阻抗路径的创建是使用多个并行路径来创建一个有效和高效的ESD放电路径。为了实现有效的ESD保护，ESD放电路径的电阻必须低于设计规则中规定的阈值。

多径电阻结构

该放电路径的点对点(P2P)流是设计验证流程之一，可用于在IC设计的知识产权(IP)、块和全芯片级别检查这些多路径结构的电阻。P2P流模拟两个电气端子之间的有效电阻，例如ESD源(例如物理垫)及其ESD保护设备，如果电阻值超过定义的设计限制[2]，则标记为违规。

图1给出了几种典型的ESD保护方案和常见的ESD放电路径[3-4]。在图1a-d中，I/O pad由上拉二极管和下拉二极管、ESD电阻和二次ESD二极管保护，电源母线VDD和接地母线VSS之间连接电源钳。在图1e中，一对背靠背(B2B)连接二极管用于连接接地总线VSS_一个和VSS_B来自两个权力域。

图1:典型的ESD保护方案

当发现P2P电阻违规时，设计人员必须修改布局设计以降低违规ESD路径上的电阻。然而，在设计人员确定布局之前，他们需要能够帮助他们找到ESD路径中的阻力瓶颈的信息。这就是设计人员可能被看似有用但实际上与准确固定这些多路径ESD结构上的电阻无关的信息所误导的地方。此类信息通常包括:

• ESD源与ESD保护设备之间最短路径的高亮显示
• 按金属和通过层等的电阻总和的分解。

让我们来看看为什么这些数据不仅没有帮助，而且实际上可能阻碍准确的多路径调试和修复。然后我们将讨论解决方案，包括基于西门子EDA的Calibre PERC可靠性平台的自动检查和调试解决方案。

最短路径数据有用吗?

最短路径
知道最短路径是否有助于调试阻力冲突，特别是当它包含多条路径时?(提示:答案是否定的)。图2和图3解释了原因。图2显示了两个电端子a(源)和B(接收器)之间的多路电阻检查。A和B之间的路由由metal1、via1和metal2层组成。

图2:两个电端子A(源)和B(汇)之间的多路电阻检查。

在我们的例子中，10个金属1段(在B处电短路)中的每一个都有10欧姆的电阻，100个via1中的每一个都有80欧姆的电阻，金属2段有5欧姆的电阻。我们假设情况的ESD设计规则说A和B之间的电阻不能超过2.5欧姆。

考虑到并联和串联的所有电阻，总有效电阻(R_AB)的计算方法如下:

• 十个平行的金属1段加10欧姆/10 = 1欧姆
• 100 via1平行加80欧姆/100 = 0.8欧姆
• 金属2段增加了5欧姆
• 总有效阻力R_AB= 1 + 0.8 + 5 =8欧姆．

我们很快就能看到大部分R_AB来自metal2段，它为这个简单的多路径结构增加了5欧姆。

A和B之间的最短路径包括一个金属1段(10欧姆)，一个via1(80欧姆)和金属2段(5欧姆)，如图3所示。

图3:最短路径。

如果设计者犯了只看最短路径上的电阻的错误，他们可能会得出结论，为了解决A和B之间的电阻冲突，他们应该减少来自via1和/或metal1段的电阻，因为这两个段具有最高的电阻。然而，无论你如何减少金属1和/或via1层的电阻，无论是通过减少金属1段的长度，还是通过在金属1段和/或via1层上增加平行路径，总有效电阻R_AB将保持在>5欧姆，由于来自金属2段单独的电阻。最短路径是一条死路。

电阻按层的总和
如果最短路径没有用处，那么按层使用阻力和如何?事实证明，这也没什么用。A和B之间的路由由metal1、via1和metal2层组成。分别由metal1、via1和metal2层构成的电阻之和约为:

• 100欧姆(10欧姆x 10 = 100欧姆)
• 8000欧姆(80欧姆x 100 = 8000欧姆)
• 5欧姆

基于各层的电阻总和，设计师可以尝试通过降低via1和/或metal1层的电阻来修复A和B之间的电阻冲突，因为这两层具有最高的电阻总和。然而，正如我们所指出的，无论你如何减少金属1层和/或via1层的电阻，总有效电阻R_AB总是> 5欧姆，因为金属2段的电阻。设计师们又一次被带到了错误的道路上。

为了正确解决A和B之间的电阻冲突，设计者应该增加平行的金属2段。如果他们添加9个金属2段，总共有10个金属2段并联(它们都在a处电短路)，那么这10个金属2段现在的总电阻是5欧姆/10 = 0.5欧姆，比之前的5欧姆下降了4.5欧姆。有了这个修正，R_AB减小到约2.3欧姆(R_AB= 1 + 0.8 + 0.5 = 2.3欧姆)，低于2.5欧姆的设计规则约束，解决了违规问题。

自动电阻检查和调试

正如我们已经展示的那样，找到抵抗冲突的正确解决方案可能是棘手的。自动化电子设计自动化(EDA)解决方案可以帮助设计师避免这些欺骗性的数据陷阱，并快速轻松地找到正确的解决方案。我们将看看来自西门子EDA的一种解决方案，它提供可视化调试指导，帮助设计人员在更短的时间内找到最佳解决方案。

P2P阻力调试流程
Calibre PERC可靠性平台提供了P2P自动调试流程和可视化调试指导，为IC布局设计中的P2P违规调试提供了快速、准确和实用的解决方案。Calibre PERC P2P调试流程与Calibre RVE结果查看器和Calibre DESIGNrev布局查看器无缝合作，可帮助设计人员快速定位有问题的布局，并识别需要修复[2]的阻力瓶颈。

Calibre PERC P2P调试流自动生成用于在Calibre DESIGNrev布局查看器中突出显示包含阻力冲突的整个路径的调试信息(图4)。

图4:Calibre DESIGNrev布局查看器突出显示了I/O衬垫“INA”和包含电阻违例的下拉ESD二极管之间的完整ESD路径。

Calibre PERC P2P调试流程还报告了诸如每个金属和通过多边形对路径的总有效电阻的贡献百分比等信息。使用Calibre RVE结果查看器的色图功能，设计师可以在Calibre DESIGNrev布局查看器中沿着路径突出金属和通过多边形，根据每个多边形对总有效电阻的贡献百分比使用不同的颜色(图5)。每种颜色的百分比范围可以根据查看器的喜好或要求进行调整。占总有效电阻比例最高的多边形段通常是ESD路径上的电阻瓶颈。

图5:I/O衬垫“INA”和下拉二极管之间的ESD放电路径的多边形段以不同的颜色突出显示，红色表示贡献的百分比最高，蓝色表示贡献的百分比最低。

这种突出显示功能为布局设计人员在跟踪路径和确定最佳修复时提供了有用的视觉辅助，特别是在大型复杂的布局设计中，例如全芯片布局数据库。

总结

检查包含多路径结构的设计关键路径上的电阻，例如ESD放电路径，有助于确保当今IC芯片设计的物理和性能可靠性。在修复这些电阻违规时，了解要查找哪些相关信息(以及要忽略哪些信息)可以显著提高调试的效率和准确性，这反过来有助于缩短带出计划。自动化电阻检查和调试解决方案，如Calibre PERC P2P调试流程，可帮助IC芯片设计人员快速定位并正确修复电阻瓶颈，为电阻调试提供准确可靠的解决方案，特别是在大型设计和全芯片布局中。

参考文献

1. D. Yan，“在IC设计中确保稳健的ESD保护”，西门子数字工业软件，2017。
2. D. Yan，“IC设计中的ESD路径电阻检测”，西门子数字工业软件，2020年。
3. EDA工具工作组(ESD协会)，“ESD协会技术报告”，ESD TR18.0-01-14。
4. Chang N.， Liao Y.， Li Y.， P. Johari，和A. Sarkar，“大型SoC设计的高效多域ESD分析和验证”，第33届EOS/ESD研讨会，pp. 1- 7,2011。