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最短路径欺骗

在调试电阻时最短路径有用吗?回答之前请三思。

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在集成电路(IC)芯片的制造、组装和使用过程中,如果没有对电路进行适当的保护,由积累的静电引起的静电放电(ESD)会损坏IC电路。为了防止这种损坏,在电路中设计了ESD保护装置,这样它们将创建一个低阻抗路径,限制峰值电压和电流,在ESD事件期间从保护电路中分流多余的电流。低阻抗路径的创建是使用多个平行路径来创建一个有效和高效的ESD放电路径。为了使ESD保护有效地工作,ESD放电路径的电阻必须低于设计规则中规定的某个阈值。

多径电阻结构

该放电路径的点对点(P2P)流是设计验证流之一,可用于在IC设计的知识产权(IP)、块和全芯片级检查这些多路径结构的电阻。P2P流模拟两个电气终端之间的有效电阻,例如ESD源(例如,物理焊盘)及其ESD保护装置,并在电阻值超过定义的设计极限时标记违规[2]。

图1说明了一些典型的ESD保护方案和常见的ESD放电路径[3-4]。在图1a-d中,I/O焊盘由上拉和下拉二极管、ESD电阻器和辅助ESD二极管保护,电源母线VDD和接地母线VSS之间连接电源钳位。在图1e中,一对背对背(B2B)连接的二极管用于连接接地母线VSS一个和VSSB来自两个电源域。


图1:典型ESD保护方案。

当发现P2P电阻违反时,设计者必须修改布局设计,以降低违反ESD路径上的电阻。然而,在设计人员确定布局之前,他们需要能够帮助他们找到ESD路径中的电阻瓶颈的信息。这就是设计人员可能会被看似有用但实际上与准确固定多径ESD结构上的电阻无关的信息所误导的地方。此类信息通常包括:

  • ESD源与其ESD保护装置之间的最短路径的亮点
  • 按金属和通孔层等划分的电阻总和的细分。

让我们看看为什么这些数据不仅没有帮助,而且实际上可能妨碍精确的多路径调试和修复。然后我们将讨论解决方案,包括基于西门子EDA Calibre PERC可靠性平台的自动检测和调试解决方案。

最短路径数据有用吗?

最短路径
知道最短路径是否有助于调试抵抗冲突,特别是当它包含多条路径时?(提示:答案是否定的)。图2和图3解释了原因。图2显示了两个电气端子a(源)和B(汇)之间的多路电阻检查。A和B之间的路由由金属1层、通道1层和金属2层组成。


图2:两个电气端子A(电源)和B(接收器)之间的多路电阻检查。

在我们的示例中,十个金属1段(在B处电短路)中的每一个具有10欧姆的电阻,100个过孔1中的每一个具有80欧姆的电阻,金属2段具有5欧姆的电阻。我们假设情况下的ESD设计规则规定A和B之间的电阻不得超过2.5欧姆。

考虑并联和串联的所有电阻,总有效电阻(RAB)计算方法如下:

  • 十个平行的金属1段相加10欧姆/10=1欧姆
  • 并联的100通孔增加80欧姆/100=0.8欧姆
  • 金属段增加5欧姆
  • 总有效电阻RAB= 1 + 0.8 + 5 =8欧姆

我们可以很快地看到,RAB来自metal2段,它为这个简单的多路径结构增加了5欧姆。

A和B之间的最短路径包括一个metal1段(10欧姆)、一个过孔1(80欧姆)和metal2段(5欧姆),如图3所示。


图3:最短路径。

如果设计者错误地只关注最短路径上的线段的阻力,他们可能会得出结论,为了解决A和B之间的阻力冲突,他们应该减少来自通道1和/或金属1线段的阻力,因为这两个线段的阻力最高。然而,无论你减少多少金属层和/或通道层的电阻,无论是通过减少金属段的长度,还是在金属段和/或通道上增加平行路径,总有效电阻RAB将保持在>5欧姆,由于金属2段单独的电阻。最短路径是一条死路。

按层划分的电阻总和
如果最短路径没有用处,那么用一层一层的阻力之和怎么样?事实证明,这也没有帮助。A和B之间的路由由金属1层、通道1层和金属2层组成。金属层1、金属层1和金属层2的电阻之和近似为:

  • 100欧姆(10欧姆x 10=100欧姆)
  • 8000欧姆(80欧姆x 100 = 8000欧姆)
  • 5欧姆

基于各层的电阻总和,设计师可能会尝试通过降低过孔1和/或金属1层上的电阻来修复A和B之间的电阻冲突,因为这两层的电阻总和最高。然而,正如我们所指出的,无论金属1和/或过孔1层的电阻降低多少,总有效电阻RAB由于metal2段的电阻,电阻始终大于5欧姆。设计师们再一次被引入了一条错误的道路。

为了正确修复A和B之间的电阻冲突,设计师应添加平行的metal2段。如果它们添加九个metal2段,总共十个并联的metal2段(均在a处短路),则这十个metal2段的总电阻现在为5欧姆/10=0.5欧姆,比之前的5欧姆降低4.5欧姆。有了这个补丁,RAB电阻降低至约2.3欧姆(RAB=1+0.8+0.5=2.3欧姆),低于2.5欧姆的设计规则约束,修复了违规情况。

自动电阻检查和调试

正如我们所展示的,找到抵抗违反的正确解决方案可能是棘手的。自动化电子设计自动化(EDA)解决方案可以帮助设计师避免这些欺骗性的数据陷阱,并快速、容易地找到正确的解决方案。我们将着眼于西门子EDA提供的一种解决方案,它提供可视化调试指导,帮助直接设计人员在更短的时间内实现最佳修复。

P2P抗调试流
Calibre PERC可靠性平台提供了具有可视化调试指导的P2P自动调试流程,为调试IC布局设计中的P2P违规提供了快速、准确和实用的解决方案。Calibre PERC P2P调试流可与Calibre RVE结果查看器和Calibre DESIGNrev布局查看器无缝协作,帮助设计师快速定位有问题的布局并识别需要修复的阻力瓶颈[2]。

Calibre PERC P2P调试流自动生成调试信息,用于在Calibre DESIGNrev布局查看器中突出显示包含阻力违规的整个路径(图4)。


图4:Calibre DESIGNrev布局查看器中突出显示了I/O焊盘“INA”和下拉式ESD二极管(包含电阻冲突)之间的完整ESD路径。

Calibre PERC P2P调试流程还报告信息,如每个金属和通过多边形对路径的总有效阻力的百分比贡献。使用Calibre RVE结果查看器中的彩色地图功能,设计师可以沿着Calibre DESIGNrev布局查看器中的路径高亮金属和多边形,根据每个多边形在总有效电阻中所占的百分比使用不同的颜色(图5)。每种颜色的百分比范围可以根据观众的喜好或要求进行调整。对总有效电阻贡献最大百分比的多边形段通常是ESD路径上的电阻瓶颈。


图5:在I/O衬垫“INA”和下拉二极管之间的ESD放电路径的多边形部分用不同的颜色突出显示,红色表示贡献百分比最高,蓝色表示贡献百分比最低。

这种突出显示功能为布局设计师在跟踪路径和确定最佳修复时提供了有用的视觉帮助,特别是在大型复杂布局设计(如完整芯片布局数据库)中。

总结

检查包含多路径结构的设计关键路径(如ESD放电路径)的电阻,有助于确保当今IC芯片设计的物理和性能可靠性。在修复这些阻力违规时,知道要查找哪些相关信息(以及要忽略哪些信息)可以显著提高调试的效率和准确性,这反过来有助于缩短减计进度。自动化电阻检测和调试解决方案,如Calibre PERC P2P调试流程,帮助IC芯片设计者快速定位和正确解决电阻瓶颈,为电阻调试提供准确可靠的解决方案,特别是在大型设计和全芯片布局中。

工具书类

  1. D.Yan,“确保IC设计中的ESD保护稳健”,西门子数字工业软件,2017年。
  2. 严德强,“集成电路设计中的ESD路径电阻检测”,西门子数字工业软件,2020。
  3. EDA工具工作组(ESD协会),“ESD协会技术报告”,ESD TR18.0-01-14。
  4. Chang N. Chang, Y. Liao, Y. Li, P. Johari, and A. Sarkar,“Multi-domain ESD Analysis and Verification for Large SoC design”,第33届EOS/ESD研讨会,pp. 1-7, 2011。


1评论

阮文婷 说:

随着技术变得更加复杂和重要,ESD和ESD损坏在当今的许多行业中扮演着重要角色。仅ESD损坏的电子设备的成本就从简单二极管的几美分到复杂混合动力车的几百美元不等。由于静态吸引,web处理行业的生产时间损失非常大。如果将修理和返工、运输、劳动力和日常开支的相关成本包括在内,那么在减少静电放电和静电损失方面的重大改进机会就显而易见了。

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