用于异构设计的系统包

系统集成越来越多地使用3D封装技术，而不是将所有东西集成到一个巨大的SoC上。动机之一是不仅能够在单一工艺中分离设计，而且能够从不同的工艺中打包模具。

有时还有经济原因。在HOT CHIPS上的几次演示都将设计划分为处理器本身，以及设计的I/O部分。处理器可以在最先进、最昂贵的节点上制造，而I/O可以在不那么先进、更便宜的节点上制造(通常，似乎落后了一代)。下图是英特尔的Lakefield芯片，带有一个基本的I/O芯片(采用非前沿工艺，我认为是14nm)， 10nm的处理器，顶部是封装的DRAM。这些都是用英特尔的3D方法组装的，他们称之为fooveros。

这样做的原因有两个。最明显的是，I/O接口不能从更高级的节点中获益。在现代，每个晶体管的高级节点更加昂贵，所以经济上的推动力是保持，而不是尽可能积极地移动高级节点。但还有第二个更微妙的原因。所有的I/O(和其他常规块)都已经在生产芯片或至少在测试芯片中看到了硅。如果I/O芯片也是在最先进的工艺中完成的，那么像高速SerDes这样的测试芯片就成为整个系统的关键路径的一部分。

射频和模拟在高级节点上的好处更少。事实上，他们不仅没有受益，这是一个积极的劣势。在FinFET工艺中，模拟电路的设计是一个非常困难的问题。原因是finfet是量化的。晶体管有一个均匀而固定的长度，宽度是一个整数的鳍片。在平面工艺中，模拟电路设计者可以选择晶体管的宽度和长度。通常在模拟设计中，最重要的是关键晶体管的尺寸之比。但在FinFET中，你不能让两个晶体管有这样任意的比例，所以没有模拟设计。将模拟设计保留在像28nm这样的平面工艺中更有意义，或者甚至是像65nm这样的不太先进的节点，其中设计(ADC)可能已经很好地表征了，并且已经看到了大批量生产。

我不是射频专家，但我知道由于FinFET晶体管本身的高电容，在FinFET工艺中设计射频几乎是不可能的。互连的高电阻也可能是射频的一个问题。

另一个有吸引力的使用分离模的领域是光子学。即使一些光子学是在主芯片上，激光本身也不太可能。通常是InP(磷化铟)。凑巧的是，英特尔在Cadence最近的光子学峰会上的主题是构建两个芯片解决方案，然后将两个晶圆面对面连接。(见我的帖子2019光子学峰会:混合激光器)。

在HOT CHIPS上，Ayar Labs展示了他们的TeraPhy，这是一种小型光学芯片，可以添加到SoC封装中，以提供光学连接。请看旁边的图表。

Chiplets

到目前为止，在所有关于包装中有多个模具的3D设计的讨论中，假设模具都是由同一个团队设计的，或者至少是同一家公司设计的，除了DRAM总是来自专业的DRAM制造商。DRAM必须大规模生产才能具有竞争力，而“大规模”意味着一次生产整个晶圆厂。

但还有另一种可能性，即封装组件商业化。这些被称为小纸片。这有几个挑战。有一些技术上的问题，但它们与我已经讨论过的所有其他包内集成是一样的。但还有两个挑战，标准化和市场化。事实上，Cadence参与了一个解决其中一些问题的项目。(见我的帖子艾瑞克:薯条和小薄片)。

如果同一个团队正在设计两个必须放在同一个封装中的芯片，他们几乎可以选择任何他们选择的通信方案。但如果芯片在某种意义上是标准的，例如，高速SerDes芯片或WiFi芯片，那么SoC必须使用芯片提供的任何接口。为了保持简单，最好是接口经过充分验证并且是标准的。在包内部，距离很短，因此使用适合在背板上运行的同一类型的长范围SerDes是没有意义的。包内部的另一个优点是，与将包运行到板上相比，拥有大量连接相对便宜(例如，宽内存可以拥有数千个连接，而不是试图在8或9个通道中获得所有数据)。

碰巧，Cadence刚刚公布了UltraLink D2D PHY IP和一个测试芯片(或测试芯片)，以在硅中演示它。(见我的帖子Die-to-Die互连:UltraLink D2D PHY IP)。这是我们的40Gbps SerDes。它被设计成非常低的功耗，并且还最大限度地提高了芯片边缘(有时称为海滨)的连通性，而不需要由于非常紧凑的间距而需要昂贵的制造工艺。

芯片方法支持者的梦想是，一个已知的好芯片市场出现，这样就像您可以在公开市场上购买HBM一样，您将能够购买各种各样的芯片。设计变得更像板级系统设计，使用购买的标准组件，也许单独的SoC被设计为系统的核心。

我有点怀疑这是否会发生，库存问题似乎很难处理。当我在VLSI技术公司工作时，我们总是受到门阵列基础库存的挑战。栅极阵列设计的承诺是碱基全部预扩散，并保存在晶圆组中。在非常小的音量下，这对于简单的设计很有效。这是一个艰难的权衡。放在晶圆储存库中的任何晶圆都是资金积压和贬值(而且，如果新工艺即将问世，可能会被淘汰)。另一方面，栅极阵列的承诺是晶圆库将可用，并且订单的周转时间将很短(在当时，只需在晶圆库中添加三层金属)。这是在你考虑到我们需要一个基本晶圆与不同比例的内存门结构。

但它的价值主张是:

• 为部件选择最佳流程节点的灵活性—特别是，SerDes I/O和模拟不需要在“核心”流程节点上
• 模具尺寸小，成品率高
• 通过使用已有的芯片缩短IC设计周期和集成复杂性
• 通过购买已知质量的模具(KGD)降低制造成本
• 当相同的芯片用于多种设计时，批量制造成本优势

前两个项目符号对于任何系统包解决方案都是相同的。如果你可以直接从经销商那里购买芯片，那么其他三个是最高的，但如果芯片必须为特定的系统专门生产，它们也基本正确。你可以设计这样的系统，一个25.6Tbps交换机和112G SerDes芯片，而不是必须将所有SerDes接口集成到大核心SoC本身。