3 d-ics获得一个立足点,但它仍然不是一件容易的事。
真正的3 d-ics,记忆死是堆叠的逻辑死使用在矽通过,似乎获得动力。
这是有一些原因发生,和一些需要考虑的问题之前认真考虑此选项。这一切都很简单。1到10的规模,这个排名大约9.99,部分原因是EDA工具需要删除的一些猜测仍在发展。
甚至有人会考虑这个的原因首先是这样的性能改进不是可用的任何其他方式,尤其是对传统芯片架构。从7 5 nm将生成性能改进在20%的范围内,根据正在使用的过程。(考虑到发散过程,很难找到独立验证三星和台积电提供的数字,和芯片制造商在这些节点通常不喜欢讨论他们的数字竞争原因。)
逻辑通过堆内存,性能增加了abouty提高37%,加上39%的改进,根据唱Kyu Lim,教授在乔治亚理工大学电气和计算机工程学院的。在本周部门研究峰会上表示,Lim说堆积死提供相当于一个额外的节点的功率和性能改进甚至使用指标从之前的节点
令人印象深刻的,尤其是当结合传统扩展的好处最先进的节点,这是铸造厂,设备制造商,OSATs一直在准备,在过去的几年中。
最初的想法是,逻辑将堆放在逻辑来提高密度,与另一层记忆可能夹在他们中间。理论上,这将大大缩短模具之间的距离,加快信号datapath公司至关重要。问题是逻辑与记忆的密度产生热量,和没有办法去除热量没有一些奇异的方法,如微流体,它从未被证明在批量生产。
内存逻辑提高热照片因为双方接触,但不够。虽然布图规划已经挑战高级节点,现在布局需要考虑将各种组件芯片热、噪音和性能的原因,他们需要排列得很整齐的小洞钻通过通过一个与其他模具分模线。这已经完成了3 d内存,但它是一个很大的变化将内存逻辑哪里有各式各样的异构设备。
此外,在EDA工具仍有差距。其中一些仍为平面设计,虽然它们可以调整3 d-ics,这不是一个完美的配合。需要一些调整。
所有这一切需要预先制定,根据林。包括一个3 d库交换格式(LEF)和功率输出网络,在其他方面,它需要布图规划隔离产生的热死所以他们不重叠,库克芯片。时钟和时间也需要考虑在三维空间中,而不是两个。
然而,事实上三d-ics正在开发代表了一种突破高性能芯片,如为数据中心设计和极其有限的形式因素,比如那些需要在边缘推论设备。底线:永远不要低估可以通过确定团队的半导体研究人员、科学家和工程师。
|
|
|
|
|
|
|
|
人试过纳米热电制冷应用逻辑存储器或Logic-Logic之间。