为什么高级节点意义更多的公司。
当前半导体模型扩展并不增加。而市场将有可能巩固一些基本的设计,可能是没有一个SoC在足够的体积补偿销售成本的增加设计,设备,面具集和更多的测试和检验。事实上,即使杀了导数的芯片,它可能不足以使经济规模。
finFETs以来每个晶体管的成本一直在增加,并没有太多表现的。与权力/性能改进运行在15%到20%的范围(通常更少),每个晶体管的成本增加在每一个新节点,必须有一个很好的理由把所有到一个死。这就是为什么几乎所有主要的铸造厂和EDA公司支持先进的包装作为下一个重大的进步。
虽然仍将需要3和2 nm逻辑,它可能会与其他死亡或集成chiplets开发不同的节点。可能会让3和2 nm更多供应商更负担得起的。而不是购买整个芯片集成的电能和热能管理、逻辑死可以开发无论密度是必需的。因为这些可以很普通,可重复的结构,体积可以分散在多个包装设计而不是一个或两个芯片在智能手机或服务器。
AMD和英特尔马维尔已经基本上采取这种方法。他们会为他们的客户定制设计基于大量的预应力和开发组件,连接在一起,一个或多个不同的互连策略。所有的大型铸造厂和包装都紧随其后,,尽管他们都计划使用chiplets由多个供应商,而不是一个专有的选择。
这是期待已久的原因。众所周知,模拟不规模。第二,两个点之间的距离可以通过添加另一个维度成短设备的平面布置图。第三,容易冷却这些multi-chiplet / multi-die包装方法,进而可以提高芯片的操作寿命和整体可靠性贯穿其一生。
第四,不太明显的原因是,开发芯片转移的动力学。而不是多个功能集成到一个死,许多新芯片需要冗余阵列的相同的功能。尤其如此,AI / ML / DL应用程序,在mac越多,越好。但移动的其他功能,比如I / O和模拟芯片是一个受欢迎的改变,因为这些设计简单的房间。很多设计都是大于一个十字线,要求他们缝合在一起。
不是每个设备都需要这种程度的计算能力,而不是每个设备都需要一个完整的reticle-plus乘积累。但越来越多的设备需要某种程度的情报、经济的边缘为局部计算打开巨大的机会,他们需要用低功率在一个容易可定制的格式。,当这一切发生时,能够添加开发3 nmm或2 nm逻辑芯片和标准化接口包将需要很长一段时间来帮助支付一些非常昂贵的设备和测试,即使是最大的供应商不再能负担得起。
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所有的这些文章使用chiplets假设您可以测试到打包设备的水平?
你写道:“…更容易冷却这些multi-chiplet / multi-die包装方法…”。
我不相信的热方面multi-die或-chiplet栈总是比传统单(2 d)死亡。特别是如果multi-die / -chiplet架构上有多个死对方(在“2.5 d”或3 d设置),那么多个活动层可能升温,这可以是一个重大挑战multi-die栈等的发展。例如:“怀俄明”测试芯片组成的st - ericsson Wide-IO DRAM的逻辑处理器,大热的问题,为提出的Stephane Lecomte发表主旨演讲时的IEEE Intnl。测试三维堆叠ICs的研讨会在阿纳海姆(3 d测试),CA 2012年11月(见http://www.pld.ttu.ee/3dtest/past_events/2012/),也在CDNLive !EMEA在慕尼黑,德国。
Multi-physics布图规划与所有先进的包装是至关重要的,这变得更加困难,因为不同的技术节点和用例引入这些包。
你的文章大约3和2 nm设计似乎理所当然的是,这些先进的技术将大大增加测试的成本。你写道:“…增加设计费用,设备,面具集和更多的测试和检查…”,后来“…帮助支付这些昂贵的设备和测试,即使是最大的供应商不再能负担得起。“然而:真的是3和2 nm技术节点会显著增加测试的成本吗?
可能不会有很多DfT和测试工程师已经在测试生成或测试应用程序在3或2 nm芯片设计。这正是让我们的论文题为“Cell-Aware测试应用程序在一个先进的3纳米CMOS技术图书馆”(见http://doi.org/10.1109/ITC44170.2019.9000164),由imec、节奏和TU埃因霍温,而独特的。Imec开发了3和2 nm技术和相应的标准单元库,这其中有许多测试芯片设计,其中一些也在Imec的一个晶圆厂的生产在鲁汶,比利时——当然测试!
Cell-aware测试可能是目前最好的测试方法能够发现大多数数字standard-cell-based设计中的缺陷,尤其是Cell-aware生成额外的努力来弥补也cell-internal缺陷造成的故障,基于单元布局来确定的。
在美国国际贸易委员会2019年的论文,cell-aware测试电路设计应用基于imec的3纳米CMOS FinFET技术节点称为“把”。也本文比较测试结果把图书馆的(老)45纳米库命名为“GPDK045”节奏。启用一个横向的比较,我们发现49细胞存在具有相同相对相同的逻辑功能和驱动力量在这两个库。本文得出结论:为了能够运行寄生提取(用于指示cell-internal开放或短期缺陷可能发生),绝对是有更多的理解需要对这些先进技术的重大建筑设计节点及其细胞库。然而,一旦PEX运行和所有intra-cell缺陷分类模拟仿真,结果是45 nm制程之间的差异和3 nm库细胞w.r.t.数量的潜在缺陷位置,因此故障覆盖率和测试模式计数非常类似。
所以,总之,我不认为个位数(sub-10nm)先进技术节点本身会导致更多的测试数据/时间。当然,如果半导体公司使用这些缩小技术抽筋更电路在一个芯片上,这可能增加测试成本(数字测试通常由测试时间和测试数据量)。然而,DfT社区也有开发的方法控制考试时间/数据,尽管芯片设计已经在规模和复杂性。
1。模块化(也称为“核心”或“层次”)测试通常相当大影响测试时间和测试数据量。在我们的论文“单片测试的测试数据量比较与模块化的SOC测试”,发表在IEEE计算机设计与测试,2009年5月/ 6月http://doi.org/10.1109/MDT.2009.65),我们表明,这减少了测试时间和数据量为88.9%的AMD Athlon与33嵌入式处理器内核。
2。测试数据压缩,可以在不同版本从所有三个主要EDA供应商(节奏、导师和Synopsys对此)也能节省测试时间的另一个10 x 100 x /数据。
所以,这都应该仍是可控的。我认为测试社区努力接受者关心测试成本不需要新的芯片设计先进技术的成本瓶颈节点…
埃里克,谢谢你阅读和回应。你提出一些有趣的点,这是一个复杂的问题。首先,目前还不清楚什么样的结构将用于3和2 nm。这可能取决于应用程序。测试一个SoC会有很多不同的冗余处理元素。此外,填鸭式的好处都在SoC已经减少了一些时间,这就是为什么今天整个行业支持先进的包装,与各种各样的新选项。但测试chiplet仍会高于测试整个芯片因为有较小的结构测试和chiplets更少。现场检查基于统计数据肯定会有帮助,但实现完全覆盖2 nm(这将是必要的使命——和高安全性的应用程序)时就意味着我们理解的潜在缺陷。需要更多的检查、测量和测试比过去已经完成,它增加了时间和总成本。此外,测试需要做芯片的一生,从实验室到post-manufacturing。 That will be much more manageable in a chiplet form than a massive SoC, and it will be easier to fix in a derivative chip using modular components.