专家在餐桌上,第3部分:模拟的痛苦;模拟物联网;模拟3 d的堆栈。
半导体工程坐下来讨论模拟电路设计以及如何加快与库尔特·舒勒模拟电路,负责营销的副总裁Arteris;伯纳德•墨菲在Atrenta首席技术官;威尔伯罗、高级集团董事、产品管理定制IC和PCB节奏;布拉德斯、导演、IC设计、在飞思卡尔微控制器;在坦纳EDA和杰夫•米勒产品经理。下面是讨论的摘录。第一部分,点击在这里。第二部分,单击在这里。
SE:模拟现在真的很痛苦,为什么,和我们能做些什么呢?
米勒:在非常深的过程节点,它基本上是想匹配的东西——有这么多变化的过程,所以这些layout-dependent效应,不管是互连寄生或任何低于基质——试图让两个晶体管的合理匹配过程技术仅仅是一个绝对的噩梦。你最后做的是燃烧大量的变量,你有这么多的假人,和指状的结构,你的晶体管是相同的大小之前,除了你现在支付28 nm访问利率。这些都变得更糟变小。可用的各种设备要低得多。如果你在这些摩尔多的过程,你有各种各样的设备提供给你;你在被动者的融合精度之类的东西;因此,更多的选择。
墨菲:有趣的是我和斯坦福教授模拟电路设计,他说,“是的,它是不容易的设计在28但这绝对是可行的;现在的生产机制,你只做不同的事情。你有所有这些削减设备,你设计你的adc以不同的方式,你不试试采取相同的结构,把它在28 nm。他说人们坚持到底就可以了,它。世界正在发生变化。
罗:我完全同意变异。另一块是更多的一般模式和角落。但28日,人们在设计模拟在28日的挑战是吓唬人的大消费人做16和14 nm,和一些在10 -现在你有FinFETs,所以你有一组有限的宽度和长度你可以玩,因为由制造过程,铸造,你可以玩。
斯:这是越来越数字。
罗:是的,没错,现在你做什么工作?所有这些小调谐旋钮——那些不适合(模拟设计师)。
舒勒:但是对于那些家伙,所有这些谈论TSV 3 d,等等,永远,但是当我们审视我们的一些客户幻灯片的婚礼蛋糕TSV芯片:数字死,有模拟的东西,有记忆的东西。模拟的东西在一个更大的流程节点。这是否会变成现实…
斯:这是这个东西的成本效益。
墨菲:虽然ASE开始做一些东西把死在一起,所以堆积死自己。他们有自己的插入器,他们会做自己的组装。
舒勒:他们承担的风险死于两个不同的供应商吗?
墨菲:这是个好问题;我不知道是谁这样做。
罗:台积电也这么做,现在你有一个经典的半铸造承担包装和组装。
舒勒:为我们的客户,这是大男人有很多技术像三星和东芝公司是做一些东西,但是他们拥有很多的移动部件可以更容易地控制它。
墨菲:我提到ASE的原因是我看到一个有趣的演示,他们表明,很多物联网设备将一堆不同的死亡——模拟块、收音机、数字作品——我这是有趣的结论,这些物联网的东西不会soc在某种意义上,我们理解他们。他们将3 d成堆的完全不同的东西。
SE:设计权衡,是28所以痛苦——一个设计团队如何能迅速找出最好的办法是去从成本的角度来看,鉴于不同的约束他们知道他们必须要应对基于不同的流程吗?
米勒:这取决于如果模拟人选择。通常,数字需要推动这一决定的SoC我们这里讨论的空间。如果你不是在心态,然后做出完全不同的决定。如果你在28 nm,你因为数字团队需要满足他们的成本和其他要求,还有你,你坚持它,让它发生。
斯:我不会说我们看到很多动荡从40到28日为例。我们有一些建筑重用从40到28日,所以有很多DFM问题,但这并不改变我们的设计流程与,它不一定改变我们的架构——它不是完全不同。我不知道如果我说同样的事情去FinFET或下一个节点之外,但我想至少要28仍然似乎是一个节点以同样的方式做事情的模拟设计。我不认为我们已经看到了改变的习惯,真的。我们谈论的所有事情如何融入SoC和生产的挑战所有这些不同的观点和相关的东西SoC需求普遍在90 nm和65,40和28。那些一直仍和我们没有设法解决那些模拟效率的事情,但我不认为28必然带来另一个级别的,或者从根本上的改变。这就是我已经看到在过去的几年里。
SE:架构上可以做什么来加速模拟?
斯:我想重用在某种程度上,在数字世界和重用是在加速设计方面取得了巨大的差异,因为我们有一个与RTL的抽象级别,在任何技术给了我们伟大的重用。我们并不真正得到在模拟世界,然后当我提到架构复用节点之间,我们有一个像样的,通常是一个选择,虽然。如果我们跨节点的外观和感觉类似的产品族,我们做出的选择,因为我们想要一个相似的外观和感觉,我们会得到一些重用架构上,circuit-wise。所以我们有电路设计师工作在多个节点同时做设计,本质上是常见的体系结构。并帮助我们很多在生产率和更快的完成设计确定;提取最可能不一定,你可以从一个给定的技术,但似乎从一个复用的观点。它成为必要的节点数量和速度,我们正通过节点,不动。它没有放缓。它并不像我们一些最后的节点和表示,“休息一下,伙计们。”
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加速模拟的一个主要问题是,模拟设计师和EDA人植根于物理和数学相关的问题和非常不擅长抽象。试图说服某人使用与晶体管设计图表,他们应该写在Verilog-A行为模型是行不通的。同样的EDA家伙通常失去了方法来自动化这个过程。
我们的第四代模拟电路设计,首先是使用阀门(高压),2)单个晶体管(无与伦比的),然后3)定制ICs(匹配)和现在我们看着后退2与数字化管理纠正不匹配问题等变化。自第四代专家实际上需要两个技能的设计工作有更少的机会他们也会擅长其他的东西。
它看起来更有希望如果标准硬件描述语言(VHDL) (- a)和Verilog-AMS正常工作,但他们并不没有标志的主要EDA公司解决他们(他们没有在过去的二十年)。
可以加快吗?是的,当然,但是没有人花的钱,有些人是故意阻碍这一过程。