采用芯片ESD紧凑模型进行芯片封装系统ESD仿真。
作者:Norman Chang
芯片-封装-系统(CPS) ESD仿真实现了全系统ESD稳健性验证，这是汽车和航空航天应用中的一个常见挑战。
为了实现CPS ESD分析，需要精确的芯片静电放电(ESD)模型和全面的系统级ESD方法。使用准确的防静电芯片模型有三个好处。首先，它有助于确定芯片引脚电压/电流随时间的变化，并在硬件可用性之前提供CPS ESD的现实视图。第二个好处是在发生CPS ESD故障时执行潜在故障机制的诊断。逼真的芯片建模为设计人员提供了芯片引脚上准确的V(t)和I(t)，一旦在芯片衬垫上获得V(t)和I(t)，随后就可以执行芯片级ESD静态或动态模拟。第三个优点是使用该模型通过比较硬故障或软故障时芯片引脚上的固定前/固定后电压/电流值来帮助验证固定解决方案的鲁棒性。这些优点可以帮助识别CPS ESD设计的弱点，并提高整体产品的产量——从早期原型一直到签字——这是很棒的，但它是如何工作的呢?
芯片ESD紧凑模型
芯片ESD紧凑模型(CECM)是包含无源RC(L)模型、特定场景端口的当前签名以及可选ESD保护元件(如二极管和基于RC的夹具)的模具的精确紧凑表示。
在CECM中，电源/地域对的总电容(Cdie)包括电源/地耦合电容、有意脱扣电容、器件固有电容和非开关单元电容及其负载。与封装/板网表连接的CECM可以实现与详细的模具和封装/板联合分析相同的端口响应。
利用CECM进行PCB ESD预测和系统ESD验证
使用没有片上ESD保护元件的CECM进行CPS ESD仿真，可以更好地了解PCB ESD保护的有效性。在这种情况下，当PCB被击穿时，能量将通过连接器、PCB迹线和板上ESD保护元件传播，并会在超过可接受电压和/或电流限制的芯片引脚上突出V(t)和I(t)。该模拟有助于揭示PCB电源/接地/信号布局中的弱点，或需要额外的PCB ESD保护元件。下面的例子演示了如何使用没有片上ESD保护元件的CECM用于不同的Cdie，导致在芯片引脚处的V(t)范围很广。
使用包含片上ESD保护元件的CECM运行CPS ESD模拟，提供了芯片引脚真实的V(t)和I(t)。片上ESD保护的建模有助于验证系统是否满足IEC61000-4-2的要求。
全芯片诊断与预测仿真
使用全面的CPS ESD仿真方法和精确的芯片ESD紧凑模型，可以对PCB ESD放电事件进行诊断和预测模拟，并对芯片，封装和电路板ESD保护进行详尽的分析，突出设计中容易由ESD事件引起的故障的弱点。通过实现从早期原型设计到最终验证的集成建模、提取和仿真功能，设计人员可以成功地识别设计中最脆弱的区域，满足ESD准则，并提高产品良率。
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