即将到来的服务器平台将性能提高到一个新的水平由于增加了链路带宽。
对服务器的核心数据中心的要求继续崛起。应对这些要求,新平台,提供更大的计算性能,有更多的记忆和使用更快的互联。在路上在今年年底和2022年年初新服务器平台,将性能提高到一个新的水平。这些新平台将过渡到DDR5 dimm主内存和PCI Express 5.0(5.0作为PCIe)系统接口。
作为PCIe 5.0,最新一代的作为PCIe标准,将是使关键的持续发展高速计算和处理的数据中心。至关重要的是,它的带宽性能提供了必要的速度之间的连接服务器和交换机的网络接口。这也是关键接口连接cpu和AI加速器。此外,更多的存储空间是远离SAS / SATA和对非易失性内存作为PCIe表达(NVMe)实现。
作为PCIe 5.0的前任,作为PCIe 4.0, 2011年11月首次宣布了最后的4.0规范发布于2017年6月。提供最高时速16 GB每秒(Gbps) x16实现,作为PCIe 4.0可以实现全双工总带宽的每秒64字节(GB / s)。但在这样一个世界指数上升的数据流量,这是表现已经落后于功率曲线。与服务器网络接口转换从100年对千兆以太网对(GbE)到400 GbE在不远的将来,64 GB / s是不够的。
作为PCIe 5.0双打32 Gbps的数据速率,结果全双工x16接口的带宽128 GB / s,足够对400年GbE链接。对400年GbE链接在全双工操作需要800 Gbps的带宽。转换成字节,所需的总带宽100 GB / s x16作为PCIe 5可以支持在其性能信封。当然,对带宽的需求无法满足的,对800年GbE今年早些时候宣布将需要另一个速度升级。一种总线标准团体致力于新一代的2年节奏推进标准的性能需要的支持。
网络带宽并不是唯一催化剂驱动采用作为PCIe 5.0。处理工作负载的快速转变,AI /毫升的带领下,都有着深远的影响。等先进的人工智能/毫升工作负载,需要并行处理庞大的数据集需要异构计算。具体地说,它需要大规模并行体系结构,这就是为什么这些工作负载被卸载从主CPU协同处理器(AI加速器),无论是GPU, FPGA,甚至是专用ASIC。反过来,异构计算了关键对带宽的需求之间的联系cpu和AI加速器——作为PCIe 5.0链接在下一代的AI /毫升硬件。
如果增加一倍的速度作为PCIe链接只继承一倍实现的复杂性,这将是一个不错的交易。复杂性上升更高,不幸的是,非线性与速度,在很大程度上由越来越多的信号和电源完整性问题出现。
设计复杂性的另一个主要领域是过渡性的过渡从混合信号到数字域。一个集成的接口方案作为PCIe 5 PHY和数字控制器芯片设计师极大地简化了这一挑战。作为PCIe 5 Rambus接口就是这样一个集成解决方案,验证PHY和控制器,提供一个完整的参考设计和易用性的试验台。规范作为PCIe 4/3/2/1 compliant-backward兼容,支持根端口、端点和双模式实现和提供可选的散集DMA的支持。
作为PCIe 5中所需的关键接口技术的持续发展所需的计算和网络性能的下一代数据中心。Rambus的作为PCIe 5.0接口解决方案,设计师可以依靠一个健壮的、高性能的实现他们的新平台作为PCIe创5 asic。
额外的资源:
解决方案介绍:PCI Express 5.0接口子系统
网站:PCI Express 5.0体育
网站:PCI Express 5.0数字控制器
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