管理电力通信更好

由安Steffora Mutschler
管理集成电路之间的信号路径的电子元件,包,董事会和系统是一个不小的任务,只有生长在复杂性。了解如何正确地优化中的通信系统是至关重要的考虑到I / O能力正在成为整个芯片的很大一部分权力的比特数和他们操作的速度继续增长。

以解决这个问题,工程团队在soc降低电源电压,这意味着用于运行在说,1.8伏,目前900 mV。这使得供应电压噪声波动更加敏感。

另一个问题是,在DDR接口上的比特数不再仅仅是16位。现在是128位。

“当你有128位,你有110 128位开关会吸引更多的电流比,说,2位开关,“Aveek Sarkar说,产品工程和支持的副总裁Apache的设计。“所以你有2个司机交换与110名司机交换,和当前的数量将包和董事会将是显著不同的。的电压降在一个案例中是完全不同的。当你有两个位开关,假设你有一个20 mV下降然后有110位开关300 mV下降。信号传播会受到影响。20 mV下降,如果你有一个信号就会快得多相比,当你有300 mV下降,当信号大大减慢。这种可变性的信号传输是人们恐惧。如果它是缓慢的,很好,你可以计划,”他说。

从历史上看,工程团队考察了信号完整性的I / O接口的信号完整性问题,因为电压降的影响并不重要的供应电压更高时,较低的比特数。“他们会匹配阻抗,以确保每一行每一个司机看到相同的阻抗从一个驱动程序到另一个,“Sarkar解释道。“如果阻抗匹配,那么每个人都看到同样的耦合,因此从一个信号完整性的角度解决。”

然后,从电源完整性的角度来看,当有更多的缓冲切换和少得多的缓冲区转变的一个完全不同的分析。阻抗不匹配的照顾。他指出,最近人们已经意识到这一事实。

另一个重要的考虑因素是体育,对外谈判(董事会、互连连接器和电缆等)。就会议的基本规范体育不再是足够好,因为它几乎单独指定。集成电路之间的关系、包装、董事会和系统必须被理解。

“传统上在协议方面所发生的是,如果你看着说PCI Express创3,USB 3.0或DDR,电气规范指定的协议,他们定义什么是需要满足电气合规,“说Navraj Nandra,高级营销主任DesignWare模拟和MSIP Synopsys对此。”,但当你进入某些应用程序,如果是像一个并行转换器或PCI Express,例如,你有一个通道,通道可以是一个底板线卡,在一个大架安装系统,也可以到。人们使用高速phy沟通到,或者它可能是左舷。线卡上的PHY和另一边你基本上有一个大电缆运行很长一段距离。”

不过Nandra指出,这些实际捕获的电气规范的遵从性。”所以你可能会得到你的合规认证块这样的IP,但它不一定支持channels-although渠道系统中基本上可以扩展超越提供的标准。关键:标准并不一定反映在实际的系统中会发生什么。是不够的,孤立的PHY符合规范。你必须理解如何使用PHY或并行转换器在客户的环境中,它是如何用于ASIC,它是如何包装,PHY接口在不同渠道,如何在不同的链接,PCB痕迹,连接器,电缆,无论是光学或铜,等等。”

布拉德利边缘,产品工程师在硅包板部门节奏同意了。“如果我构建一个芯片,我需要验证高速I / O驱动程序和他们的行为时,我如何把这个包和卖给一个客户,我表演chip-centric simulation-but系统仿真。另一方面,如果你是一个OEM谁购买了这个芯片,你所做的系统仿真,看看你的DDR总线有过多噪音之类的东西。所以“系统”可以对不同的人意味着不同的东西。”

前进的道路
为了解决这些复杂问题,工程团队尝试运行香料模拟,Sarkar说。

“最常见的方法是他们要,说,一个字节,甚至几位,他们将其中的两个司机,然后他们将其中一个安静。他们叫侵略者的切换,和安静的,他们所说的受害者。他们会看到什么是电压降噪声注入受害者,以及它如何改变当所有侵略者的切换与其中一个开关。这样的问题是当人们模拟的缓冲区或一个字节,他们无法预测会发生什么当128位存在,因为目前你画的数量如果你切换两个缓冲区和缓冲区128是非常不同的。和你不能规模。你不能说电压降是10 mV当一个开关和这将是100 mV如果10的切换没有这样的规模,”他继续说。

理想情况下整个银行的I / Os需要模拟一箭,Sarkar说。“不仅如此,但你必须有其他的环境,这是I / O环本身,因为它有很多的寄生电网工艺路线。你可能没有把足够的开瓶这些缓冲区。你可能会有一些缺失或弱路由来自垫,来自这些垫的疙瘩。寄生的I / O环必须考虑,然后最重要的是包和董事会必须考虑;不仅寄生信号路由寄生功率地面路由以及它们之间存在的耦合。电力和地面之间的耦合,电源信号,信号在地上,意味着一切都耦合的信号我们不得不考虑。”

业务发展经理戴夫•恩斯的系统设计部门导师图形,认为最好的路线是建模与2 d和3 d技术的组合来准确地代表了信号通路从芯片到芯片从键合线包,通过包互连走出后门,BGA球包,到董事会,在董事会和再次上升。“当然,经常旅行,信号不是板上。它会跨多个董事会。所以你必须准确的连接器能够模型,以及在该系统互连。”

互连拓扑代表multi-board并行转换器通道,从IC销通过包板,将2 d和3 d模型,适合一个精确的系统模型。(来源:导师图形)

至于何时使用2 d和3 d模型,Dave Kohlmeier产品线导师图形,分析产品主管说,在一个完美的世界,无限的计算机资源有可能在3 d模型的一切。不过,这是远离现实。使用3 d”的地方是无论返回电流并不是完全符合出站电流/出站信号路径,以便将任何地方通过或针连接器,例如。”其余的可以使用2 d传输线建模/ 2 d平面模型,将准确的50个GHz和执行要快得多。

对并行设计
至于未来的梦想一个集成合作设计系统流程,恩斯说,会谈的进展取决于的场合SoC合作设计与系统的其余部分。

”在这种情况下,当然是可能的,希望这么做,”他补充道。“问题是,给定的数据量,如果你看一下纯在SoC级别的数据量和针的数量,更不用说作为一切都到包和债券电线和一切,能够模型,你所看到的在一个信号路径是一回事。现在乘以一个几千,你看到的问题试图准确地模拟。这就是定义一个好的模型,设置好约束驱动发生了什么在黑板上变得很重要。只要一想到设计一个SoC的同时系统的其余部分和建模这一切的同时,变得有点范围。”