无处不在的连通性的需要创造了一个系统的IP验证和确认的必要性。
IP是每个SoC设计不可或缺的。无处不在的连接的必要性使得内容soc的门槛甚至超越摩尔定律的原则。
技术扩展不仅使交付提高性能和降低权力,而且丰富的内容通过集成等一系列IPs的无线电设备,CMOS图像传感器、微机电系统、等,成一个单一的系统芯片。作为IP设计师忙于追逐的移动目标进化此后,他们被迫应对更大的可靠性挑战。系统的IP验证和确认方法必须确保电源噪声的完整性和可靠性的IPs各种SoC-based应用程序。
一个更早的博客讨论了如何确保权力的完整性的IPs。这个博客将关注要点前后为可靠性设计IP集成到一个SoC。
新兴市场分析
电流密度通常从一个技术节点到另一个增加25%,而通过EM利润减少了30%。电流密度的增加导致局部加热,在较小的几何图形,循序加剧电迁移(EM)电线和通过。过度设计或设计影响的能力,可以利用先进技术的驱动电流的好处。因此基于设计驱动的布局分析平台需要新兴市场分析。
新兴市场规则变得复杂和不断变化的随着技术的不断成熟,此后从一个到另一个。IP设计公司通常并行处理多个铸造厂,与每个铸造定义他们自己的规则。信誉可靠的电磁分析方法是由能力决定实际电磁问题和消除虚假的侵犯,因为大部分设计师的时间可以浪费解决问题不是真实的。铸造认证的本质- IR / EM签字分析是电磁分析是最优的,有效的,可以依靠。
限制性设计规则,强大的电路之间的依赖和布局设计,噪音和更大的权力在先进技术和可靠性问题节点都增加了挑战IP设计师及时提供高质量的知识产权。缺乏可见性的一个IP的应用程序将被用于另一个挑战。
可配置性的IP需要综合能力/信号EM覆盖率和批准使用vectorless矢量分析。标准电池EM检查被授权在先进技术节点,具有电磁分析的不同组合频率和负载条件下获得更多动力。多循环,multi-state-based分析方法,结合视觉检查布局问题的能力,使用电流和EM地图将帮助调试和修复他们早受侵犯。
他们不是一个一次性签字过程分析。从早期的设计是一个迭代的过程流,和vectorless时是最有效的分析是用于识别和修复他们违反尽快布局数据可用。等到签字阶段是太晚了,几乎总是会导致late-to-market或质量较差。
图1:完成签字流程
热分析
他们限制恶化与温度。finFET技术节点,由于裂解炉热影响显著,导致电线和通过EM问题。使用一条毯子δT值计算EM限制导致悲观的分析,使设计师很难解决真正的侵犯。热分析工具,它可以计算实际的热梯度在IP和计算EM限制各种电线不仅是更有效的识别和修复他们侵犯,是成为强制性的高性能和超低功耗设计。
图2:热完整报道
ESD分析
突出使用高速的IPs IOs和SoC外设,ESD验证变得至关重要,现在批准的标准之一。典型的ESD问题引起的设备故障,互连崩溃和跨域问题。ESD窗口是减少与每一个新节点和刚果民主共和国等传统的方法检查不再满足签字。我们需要的是一种基于仿真的方法,可以检测到连接,电阻和电流密度在设计周期的早期,签字。氧化和减少厚度、ESD方案中使用的一种技术并不能保证在接下来的工作。ESD健壮性之间的单位面积变化很多铸造厂,甚至不同的布局结构相同的技术节点。阻力的增加,电流密度,焦耳加热有关,以及使用超薄栅氧化物直接影响ESD的鲁棒性。缺乏迅速返回保护和退化的二极管保护子20 nm制程节点将需要更大的防静电设备位置的影响。与ESD失败影响硅首次成功,现在先进的签字要求节点和一个精简的方法如图3所示是必要从早期分析完毕。
图3:ESD完整报道
IP集成:IP不仅需要独立工作,它还应该工作的环境中休息的电路包括其他第三方知识产权目标SoC。IP集成和验证被认为是SoC设计人员面临的最大挑战之一。相同的IP在两种不同的经营模式可以看到不同的电压降在顶层。确保权力的完整性的一个IP水平层次的SoC, IP必须精确建模和特征不同的操作模式,在顶级压降分析。传球给队友的IP SoC团队必须包括IP的电气和物理性质以及任何嵌入约束对权力的完整性签字。SoC-level,责任在SoC设计精确模型相对应的场景切换不同的IP模式使用和验证电源完整性和可靠性。
ESD保护知识产权工作水平可能不会在SoC工作水平由于贫困连接其他IPs SoC和电路。因此,重要的是要分析ESD保护方案在SoC水平跨多个电压域来确保他们提供预期的低电阻放电路径潜在ESD事件没有强调功能的设备。
图4:IP集成验证在SoC水平使用模型卷起
使用设计、分析和验证方法,确保权力的完整性和可靠性,如EM和ESD SoC-level IP的应用是强制性的IPs为先进设计流程节点。
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