创新战略是提高早期设计电路验证

布局和示意图(lv)电路验证是一个重要的阶段集成电路(IC)设计验证周期。然而,鉴于今天的大型设计尺寸,无数的层次结构,和复杂的铸造甲板,会议计划tapeout最快的周转时间的期限(乙)是很困难的。为了最小化答,现在大多数设计团队使用并行设计流程,各模块并行实现的全芯片的设计。这些块,包括内部和第三方供应商的知识产权(IP),经常在不同的阶段完成验证周期,如图1所示。

图1:平行设计流动通常包含块的不同阶段完成。

不过,设计团队通常迫不及待lv运行验证,直到所有的块都完成和实现,原因有几个:

• 合并完成块会导致无数块之间的连接错误
• 附近有更少的时间来调试错误验证周期的结束,当tape-out最后期限迫在眉睫
• 修复错误可能需要重大改变布局,这需要更多的验证迭代

不幸的是,这意味着设计师通常最终支出很大一部分的lv验证循环迭代“脏”或不完整的街区,宏和芯片。因为并不是所有类型的错误在这些早期阶段,相关运行全芯片lv创建虚假违规行为的范围可以从成百上千个。设计团队知道执行完整的lv签署运行在每个迭代都是多余的,更不用说time-consuming-LVS验证脏的设计有时几天到几周,由于完全不成熟的芯片。运行lv签字流在肮脏的设计不仅需要大量的运行时和计算资源的使用,但调试和修复这许多错误,其中大部分将会是假的,既沮丧又适得其反。

与创新电子设计自动化(EDA)工具,设计师现在可以运行目标块电路的验证和调试,宏和芯片在早期设计阶段。例如,口径nmLVS-Recon早期验证工具从导师,西门子的业务使设计团队应用目标电路验证,提供功能通常在早期设计缺失或难以实现电路验证:

• 分类:专注于特定的高价值的类别的早期设计分析
• 优先级:最有效的解决首先lv差异
• 任务分配:使多个设计师/团队同时关注不同的设计问题
• 分区:分离数据更易于调试和根本原因分析
• 数据重用:增量执行现有的数据库和磁盘文件,以减少运行时
• 互动方式:即时编辑核实解决,巩固修复,并加快调试周期

早期设计短隔离

设计师通常花大量的时间寻找和调试短裤。电力/地面(P / G)短裤可能非常复杂,有时采取天完全修复和验证。这种复杂性部分是由于这样的事实:这些大型网包含P / G网格生成整个设计尺寸和跨越许多层次,也因为可以有多个来源的短裤。事实上,我们的研究表明设计师支出,在某些情况下,80%的早期验证周期在这一问题上。

Calibre nmLVS-Recon短隔离(SI)使用模型使设计师专注于短隔离和短路径调试。选择性连接的工具仅自动执行这些步骤提取所需短隔离分析构建所需的路径,而丢弃不需要的操作(例如,电气规则检查,lv比较),使用foundry-qualified Calibre流程设计工具(此后)“原样。“短隔离执行之后,设计师还可以利用Calibre RVE交互式短隔离执行——飞(ISI)功能调试和解决短裤[1]。

设计师可以选择和组合来自多个选项进一步描绘那些特别感兴趣的领域在设计:

• Layer-aware SI
• Net-aware SI
• 自定义如果

Layer-aware SI

为了减少运行和调试时间,设计师有时他们的设计分割成小段,并执行隔离和调试运行段的段。设计师可以尝试手动分区布局层或块,和启动短隔离运行验证。然而,手动分区设计繁琐,耗时,并试图孤立短裤在分区段可能会导致不正确的或错误的结果。

Layer-aware功能使设计师能够自动和有效段他们的设计使用多个选项,根据他们的需求,通过增加一个标准验证规则格式规则甲板(SVRF)命令:

• 层的利益:设计师可以选择感兴趣的层,如后端(BEOL)金属层。专注于一组特定的层降低了处理的数据量。
• 层分组:设计师可以段层为金属层组,每个包含一个指定的层数。例如,一个设计师可以层分割成三联体组,通过Metal3 Metal1开始,然后移动到通过Metal6 Metal4,等等。在这种方法中,重点是连续短隔离,从一组。

这些分割方法导致更快的SI迭代运行时和显著缩短调试周期。如图2所示,运行Calibre nmLVS-Recon layer-aware脏SI技术设计在初始启用路由设计团队完成如果迭代明显多于lv签字迭代。选择BEOL层显示增加了10倍,在使用层分组返回到30倍。

图2:layer-aware SI选项允许将更短的隔离的迭代运行一天,比较完整的lv。

Net-aware SI

在短的孤立运行,不是所有的短裤都是相同的优先级。例如,设计师考虑P / G短裤最关键的,因为他们发现在大P / G网覆盖整个设计。P / G短裤也会影响其他领域的验证,创建错误和大量的虚假违规繁琐的分析。由于这些理由,许多设计师喜欢先P / G短裤,在其他领域的高度之前,物理和电路验证。然而,鉴于设计复杂性、分层依赖性和per-path调查,P / G短裤需要花很长时间来调试。

设计师们现在有了一个系统化的方法,让他们优先考虑和解决高影响力的顶级短裤(如P / G短裤)之前专注于更少的关键的短裤。除了短裤优先级,口径nmLVS-Recon net-aware SI模式产生更快的迭代,并使团队达到一个有效的任务分配,不同的团队成员可以同时短路径分析探讨不同的网络类型(图3)。

图3:net-aware SI选项允许不同的设计师专注于特定类型的隔离和调试。

设计者可以把net-aware和layer-aware选项在一个运行利用两种模式的好处。例如,如果一个设计团队想专注于关键的P / G短裤,他们可以使用net-aware和layer-aware SI选项一起关注隔离P / G短裤由特定层。一旦所有的P / G短裤为所有层是固定的,他们可以继续分析信号的短裤。合并后的流程是这样:

1. 识别层构建P / G路径。
2. 运行layer-aware如果P / G网,从一组特定的层(两对)。
3. 使用Calibre RVE互动SI功能快速隔离短裤。
4. 清洁短裤,保存结果,然后搬到另一套层。
5. 重复layer-aware SI验证确认选择层是干净的。
6. 逐渐的进步通过其余组P / G层,直到所有P / G短裤是固定的。
7. 运行net-aware SI分析信号网。

自定义如果

Calibre nmLVS-Recon工具还提供了一个完整的可配置的简短分析设计团队需要一个精确的调试和极其简洁的迭代。假设一个设计团队想要运行一个简短的分析在特定的利益网(如发现短裤PWR1和GND1之间),而不是执行短隔离所有网或P / G网。使用自定义查询服务器TCL脚本作为输入到口径nmLVS-Recon SI调用,它们可以轻松快速地执行一个定制的短路径分析更简洁的结果,根据他们的需求和优先事项。

数据库重用

另一个创新的手段减少lv运行时在早期设计验证的重用先前生成的lv数据库。在现有数据库上运行如果验证增量速度更快,因为以前执行的步骤,如构建所需的连接和其他必要的操作,完全可以跳过。这些lv数据库可以从先前的全芯片lv运行,生成一个提取运行,或者前一个口径nmLVS-Recon SI运行。数据库重用可以用于所有的口径nmLVS-Recon SI选项来实现更快和更集中隔离。

设计者可以使用先前生成的数据库(即使短隔离不启用)来执行一个简短的隔离运行P / G短裤(图4)。一旦P / G短裤是固定的,设计者可以使用相同的数据库来执行一个简短的隔离运行I / O短裤。运行Calibre nmLVS-Recon SI与先前生成的数据库提供了一个简单的选项,但直观的流程流,因为一旦数据是可用的,设计师可以快速运行多个迭代速度调试。

图4:以前生成的数据库上运行短隔离使更快的迭代。

结论

会议今天的日益严格的tapeout期限可以在面对压倒性的大型设计尺寸,多个层次结构,甲板的复杂规则。而lv设计验证的验证是一个重要的和必要的组成部分,lv的早期执行签字流在每一个迭代脏和不完整的设计是一个不仅费时而且效率不高的任务,导致设计师追逐成千上万的假lv错误搜索为数不多的真正的关键问题。

使用早期设计验证工具,它是针对特定的早期电路验证问题,为快速设计运行时可以大大提高周转时间和生产率大大阻碍了早期设计分析解决问题。

增长趋势早期设计验证技术帮助半导体企业提高整体验证和调试流对于今天的复杂的设计。与相关反馈在早期设计验证,设计人员可以优先考虑高价值验证策略缩短调试周期和按期交付的设计。

要了解更多,请下载我们的白皮书”在早期设计周期增加lv验证效率”。

引用
[1]Raghav Katoch”,提高生产力和更高效的lv调试”导师,西门子业务。2019年9月。https://go.mentor.com/58RHi