第2部分:优化设计的高性能,同时满足激进的设计进度。
第1部分此博客的探索设计师面临的问题着手Systems-on-a-Chip (soc)针对节能设计,以及如何Synopsys对此PrimeShield设计鲁棒性解决方案可以帮助优化设计降低权力而实现积极的上市时间目标。
最后部分将深入探讨如何PrimeShield设计鲁棒性解决方案可以帮助SoC设计优化设计的高性能,同时满足激进的设计安排,以及提供一些实际的例子。
在时间的情况下,证明方法使用静态时序分析(STA)来分析每个时间路径对频率指标逐一检查。由于高级节点的重大变化,尤其是在低电压,分析潜在的性能瓶颈造成的高可变性是高度期望。通过统计相关性统计分析,识别这些瓶颈的关键路径可以避免过补偿,同时提高设计性能、功率和面积(PPA)指标。出现了一种新的PPA机会时间性能。
PrimeShield设计变异分析(DVA)计算精确的每个端点σ通过显式跟踪路径通过共同的细胞之间的相关性。它使可预见的时机使用STA蒙特卡罗分析和精确的计时数据从现有LVF库和高度优化的运行时。DVA的路径correlation-aware方法显著减少悲观与假设路径的传统方法是独立的。变化鲁棒性能力还确定瓶颈细胞芯片,通常与大型细胞变异和不足销松弛;修复这些细胞可以大大提高设计的鲁棒性,但在权力的开销。
在传统方法基于时间,增加利润率旨在确保鲁棒性,对性能造成负面影响。减少时间利润率的关键是减少斜冗余时钟和信号通过控制跟踪晶体管之间沿时钟路径过程变化。减少时间的悲观情绪,PrimeShield设计鲁棒性解决方案执行全球偏差分析。全球斜分析计算路径的鲁棒性与全球和互连VT倾斜。
全球第五T在单个V变化强烈相关T类,但只有部分不同V之间的关联T类。应用最小/最大时间降额太悲观与传统一样分析;然而,分析2N对于N V组合T类非常成本和资源密集型。因此,设计师被迫使用只有一个VT输入时钟网络背负着额外的时间悲观的点球。
全球PrimeShield VT斜分析允许用户应用相同的降额所有细胞相同的VT类在发射和捕获路径。因此抵消发射/捕获来自同一V变化的影响T类,大大减少悲观,同时确保安全签收。这种分析还允许使用多个VT类在时钟网络,同时提高安全同时签收,即使有一个VT输入时钟网络。
此外,PrimeShield设计鲁棒性解决方案提高设计师生产力通过显著减少所需的STA角落图书馆数量全球VT变化和2NVT结合运行所需的N VT类来确定最严重的混合VT松弛时间。
同样,金属/互连的变化也在每一层高度相关,但只有部分不同金属层之间的关联。应用最小/最大寄生范围过于悲观和与传统分析;然而,分析2NN金属层组合非常成本和资源密集型。
PrimeShield全球互连斜分析明确模型的取消延迟影响的变化在同一金属层发射和捕获路径。它减少了时间的悲观情绪,同时仍然提供安全签收;快可以使用基于蒙特卡罗分析最高的精度。全面的设计变化和全球斜分析最小化时间悲观保护频带和over-margins,提供改进的设计性能和F马克斯。
早期伙伴关系和广泛合作,灯塔客户已经转向PrimeShield设计鲁棒性解决方案利用共同的技术和技术改善advanced-node设计鲁棒性和达到新层次的能力和性能。
PrimeShield设计鲁棒性解决方案已经证明其有效性在几个客户部署:
今天,由于统计鲁棒性分析的成本和复杂性,它通常表现在设计周期的后期,甚至死后。但对于尖端客户,鲁棒性已成为一个重要的设计质量指标除了权力,性能和面积。PrimeShield设计鲁棒性解决方案的快速和高容量的鲁棒性分析引擎意味着设计师终于可以向最好的设计性能优化,力量,区域,和健壮性(PPA-R)整个设计流程。
PrimeShield设计鲁棒性解决方案可用在Synopsys对此融合设计平台和提供设计统计最少的鲁棒性和最佳设计PPA-R损失。它权力客户设计团队提供全面的全球健壮性、倾斜,电压缺口分析和优化解决设计漏洞源于变化同时为下一代设计最大限度地提高能源效率和性能。
了解更多关于如何PrimeShield设计鲁棒性解决方案可以帮助你SoC发展成功,参观Synopsys对此网站。
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