如果需要执行全平面的物理实现，还能利用分层DFT方法吗?
分层DFT方法的使用正在增长，因为设计规模和复杂性强调内存需求和设计进度。分层DFT将设计划分为更小的部分，在核心级别创建测试结构和模式，然后将核心模式重新定位到芯片级别。但是，如果你需要在全平面设计上执行物理位置和路线，你还能利用分层DFT方法吗?
如果位置和路径是在完整的芯片级设计上完成的(而不是分层设计)，那么DFT工作传统上也会在完整的平面设计上执行一次。然而，对于具有许多内存实例的大型设计，芯片级DFT可能过于耗时且效率低下。安森美半导体通过使用分层内存BIST插入来回答这个问题，但仍然在平面布局上执行物理实现。
安森美半导体有一个简单的目标:减少插入和合成内存BIST所需的时间，用于数百万个具有300个内存实例的门级网络列表。物理实现必须在完整的平面布局上完成，但他们需要更快地插入和实现DFT。插入内存BIST和执行内存BIST硬件合成所需的时间通常花了ON Semiconductor大约9个小时(图1)。长时间的运行使工程师无法执行假设场景来优化结果。
图1所示。内存BIST插入测试用例设计，不使用层次结构。
虽然内存BIST看起来很简单，但质量可能会根据许多因素而显著变化。内存BIST的注意事项包括:
基于内存BIST工具对楼层规划信息的分析，安森美半导体将数百万门级设计划分为13个子模块(不是物理分层区域)，然后在这13个子模块上并行执行内存BIST插入和合成。
对于BIST和扫描，分层DFT技术使用分治的思想来减少执行任何给定任务所需的时间。所有的测试插入都是分别在核心或块上完成的(图2)。这允许团队并行工作并提高工作效率。
图2所示。分层结构，在每个块中和在顶层具有扫描、嵌入式压缩和包装器链。
一旦设计被划分为子模块，安森美半导体执行内存BIST插入和合成所需的时间从9小时大幅减少到约1.5小时。这笔意外之财允许团队在同一天内执行多个迭代，并完成需要执行的其他任务，包括运行假设场景以优化结果。
插入和合成内存BIST所需时间的减少来自于将平面设计划分为虚拟的分层块，这允许DFT插入和合成在较小的设计组件上并行执行。这种生产力优势是应用层次原则的结果，因此适用于任何DFT插入，而不仅仅适用于这里使用的内存BIST示例。
在分层内存BIST插入和合成之后，芯片级DFT工作包括使用IJTAG (IEEE 1687标准)和Tessent MemoryBIST来帮助生成内存BIST模式，不仅用于测试台模拟，还用于生成可以提供给测试人员的WGL/STIL模式。
随着设计的规模和复杂性的增加，设计团队总是在寻找新的方法来更有效地执行更耗时的DFT任务。分层DFT过去使用多个脚本进行用户管理，并且容易出错，没有自动化。出于必要，它已经成为自动化和标准(如IEEE 1687)的目标，现在已经相当成熟。采用分层DFT方法被证明是许多半导体公司的制胜策略。
安森美半导体在竞争激烈的IC市场中运营，因此任何易于采用的技术都可以缩短设计时间、降低成本或提高质量，从而获得竞争优势。对于DFT工程师来说，在大型设计中，需要改进运行时间和质量的领域是DFT的插入和合成。分层DFT允许DFT工作在并发的并行插入和合成运行中执行。正如ON半导体的案例研究所表明的那样，分层内存BIST甚至适用于将经过平坦位置和路由流的设计。分层DFT流程帮助安森美半导体实现了期望的结果，提高了生产率。
完整的案例研究，请下载我们的白皮书ON Semiconductor通过Tessent分层流将内存BIST插入时间减少了6倍”。
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