我们如何这样做更快和更好的质量,在没有额外费用?
由埃Tallaksen
这是可能的——和平均效率提高20%至50%为中等到高复杂性fpga。不面向数据通路的设计和更面向控制或协议的设计。而无需支付额外费用。
所有这些需要你testbench开发同样的方式你的设计。每一个FPGA设计者知道良好的顶层设计架构是至关重要的。大多数FPGA设计者也知道,一个好的微体系结构模块设计至少是同样重要的。因此应该明显,好的架构testbench也同样重要,但由于某些奇怪的原因大多数testbenches没有一样好的架构设计验证。
大多数设计师同意,下面是一个有效的关键开发一个高质量的设计模块:
那么为什么testbenches应有所不同,与此同时使用平均实际设计?
应该是显而易见的,这些方面也同样testbench发展至关重要,但没有标准溶液来构建一个好的testbench架构——直到现在——当UVVM被引入作为一个自由和开放源码解决这一挑战。
UVVM基本上反映了设计结构与验证组件来处理每个接口(或设计模块)和一个容易理解的,然而强大的指挥结构控制和同步验证组件。
大多数HW, FPGA和SW设计师会理解在图中所示的框图,他们也会很容易理解测试用例音序器的命令来控制验证命令。
这基本上是UVVM简而言之;——一个非常结构化的体系结构和命令,允许任何人轻易刺激适用于和DUT检查输出测试(设计)——即使对于大量的同时积极接口。
UVVM因此处理上面列出的所有重要方面——在一个结构化的方式,现在是蓄势待发。
你可以听到更多关于挑战、解决方案和记录的好处共同提出的网络研讨会Bitvis Aldec,UVVM——一个改变游戏规则的FPGA硬件描述语言(VHDL)验证。
埃斯Tallaksen Bitvis的创始人兼董事总经理,一个独立的嵌入式软件设计中心和FPGA。他毕业于格拉斯哥大学(苏格兰)和1987年29年经验与FPGA和ASIC发展从飞利浦半导体在瑞士和不同公司在挪威,包括他早些时候创立了该公司。
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