问题在当前FinFET技术与传统保护方法,和电路拓扑结构和布局检查来验证ESD健壮的架构和正确的实现。
电子设备容易受到静电放电(ESD)损伤在其整个生命周期,包括阶段的完成硅片处理设备(死)时系统中装配。避免产生损失由于静电损害在这个早期阶段,芯片上的ESD保护措施应用提供一定程度的ESD的鲁棒性。组件ESD承受水平分类在带电设备模型[1](CDM)和人体模型[2](HBM)标准。防静电目标设备的设置根据所需的清洁发展机制和HBM水平和应用适当的ESD保护措施,以确保所有接触设备别针ESD的鲁棒性。当暴露针销高比特率数据的接口,如高速并行转换器,干涉的必要的ESD保护措施可以恶化的速度性能。此外,所谓的ESD设计窗口,定义为击穿电压之间的差异的设备和电源电压水平,已成为极其微小的最新,最先进的(FinFET)技术[3]。为了满足防静电清洁发展机制和HBM目标,智能合作设计并行转换器发射机的ESD保护电路已成为必要。在本白皮书是首先显示当前FinFET技术与传统保护方法的问题,需要加强(二级)在发射机电路保护措施。其次,基本满足需求的高速并行转换器接口,如Synopsys对此224 g和112 g以太网PHY IP和Synopsys对此PCI Express®IP,是最小化的电容性负载的保护措施,这是通过创建一个内在ESD健壮的发射机。讨论下一个选项来获得最优内在ESD合作设计发射机的鲁棒性,与可能的局限性和缺陷需要注意的。 Finally a set of circuit topology and layout checks is proposed to verify ESD robust architectures and correct implementation.
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