DFT:节能测试的必要条件

由安Steffora Mutschler
节能测试是一个主要生产考虑的问题在各种测试模式下功耗增加,以及测试的影响,提出了各种低功耗设计技术的使用。

测试工程师和测试工具开发人员面临的挑战包括理解与节能相关的各种问题测试,开发节能的适当时机(DFT),自动测试模式生成(生成)技术,测试功率分析流动等问题。

“权力是其中的一个关键因素在我们今天建设,特别是在移动应用,“Savita Banerjee说,SoC测试和验证经理大规模集成电路。“在过去的速度、面积和成本是大件商品,但权力真正发挥作用。”

Banerjee:权力真正发挥作用的设计。

她的团队专门适用于存储客户电力,成本和性能都是至关重要的。“节能测试的两个重要方面对我们实际的DFT实现相关,它对产量的影响,”她说。“通常,我们正在开发的soc power体系结构和设计的力量为他们建设,这样他们就可以得到额外的电能节约而不是减少电力供应和扭曲零件和东西。他们实际上有非常全面的权力架构,让他们得到更多的电能节省比他们通常如果他们没有建立设计。”

从测试的角度,它是重要的DFT架构调整与电源管理策略,巴纳吉强调。“DFT不是真的坐在一旁了。这确实已经集成的总体设计方案。是很重要的,当你定义一个测试策略和测试架构,你需要确保你正在实施这些DFT结构以这样一种方式,你认为权力架构和电力需求的应用程序。”

在过去,这是一个手动过程,她说。大规模集成电路选择Synopsys对此实施DFT和利用节能构造。“最重要的事情就是权力意图是指定的,如何得到发扬光大的DFT实现过程。”

她指出,当大规模集成电路第一次与Synopsys对此超过一年半前,广告的流量从盒子里并没有像预期的那样工作。“我们度过了美好的一年与他们密切合作,帮助成熟的流和真正定义我们的需求是什么,想出一个流更加无缝。我认为这是其中的一个例子EDA供应商需要合作伙伴与实际用户的工具能够提供我们所需要的。”

十字路口的权力和测试
权力和测试相交的区域。首先,DFT必须尊重权力意图。“当有人把测试融入自己的设计中,他们想要确保如果它是一个低功耗设计不打破低功率,”罗伯特·鲁伊斯解释说,高级产品营销经理Synopsys对此测试自动化产品。“当我们考虑开发设计低功耗经常有多个电压域和电力领域,和DFT现在必须认识到。在过去,这只是人字拖,把这些扫描失败,连接起来,一切都很好。现在不能做的那么容易。”

作为一个例子,当一个扫描链穿过电压从一个域到另一个地方,一个电平位移器。这个任务变得更加复杂,因为如果这个工具只是盲目地投入水平变把它会导致一个巨大的面积增加。挑战是不打破当水平换档器的低功耗设计应该意识到需要放置在隔离细胞是如何处理等。

要做到这一点,通常需要在一个工具的格式文件IEEE 1801或论坛(至少现在)——描述了权力的意图。工具然后利用这一信息来确定时间和地点将在水平移动装置。说,总有不同的目标和不同的客户有时区,有时是时间——可以是不同的权重有灵活性在用户权衡事情的工具集。

第二个地方权力和DFT逻辑测试相交,意识到它本身需要力量。它不会消耗太多的权力或任何权力功能模式或任务模式,从而最小化测试逻辑本身的功耗。

斯蒂芬•接线盒产品营销硅测试主管导师图形,同意测试本身不应该提供电力问题。“换句话说,当你申请测试你不增加设备或设备的能力的力量应对能力的水平。你不想增加你的平均功率测试期间超出设计架构了。这是个大问题,因为测试通常倾向于运动设备更大的比功能完成的。”

接线盒:测试不应添加权力问题。

权力和测试合并的另一个领域,一个用户的重要性,在硅设备消耗的电量测试时间。

“尽管低功耗设计一直是一个大的嗡嗡声,实际上是一个现实,在测试工程师们很早就受到权力问题。主要原因是如果生产测试程序的目标不只是全面测试芯片还具有成本效益的方式,这意味着尽可能多的芯片的测试。对应于在芯片,很多活动和活动意味着许多权力画可能超过预算,”鲁伊斯说。

但这是多么准确测试?

“有点讽刺意味的是,你的最坏的芯片行为的权力实际上是在随机测试因为你人为创建活动中锻炼你的测试覆盖率,但是同时你继续画,”齐王说,技术营销集团营销总监节奏营销解决方案。”这个观点意味着你必须保险设计的配电网络,以适应测试期间发生最坏的情况下。然而,在现实情况下,保险设计,杀死了性能和硅区域。”

王:保险设计风险。

有趣,他指出,硅上的电源管理功能已经可以利用来实现低功耗测试。“然而,这是最具有挑战性的,因为你必须改变你的测试方法和提高你的流。如果你想这样做,您需要一种方法来控制试验机领域开/关和分解动作,而不是电路功能,”王解释说。

用户真正需要什么
展望未来,LSI Banerjee收益率测试的另一个方面说,可以使用一些增强。之间有一个更严格的循环测试生成工具说,扎成的力量评估工具来看看会发生什么在硅将是非常有益的。

她说该技术大规模集成电路使用得到了增强和更节能比过去,公司肯定是利用。“这基本上是相关的活动模式。扫描会锻炼更多的设计比规范化行使在典型的任务模式。当这种情况发生时,我们有不必要的后果的风险或收益损失的增加能耗,最终我们可以扔掉一个没有缺陷的部分。”

“他们有开关来解决活动因素,”她继续说道。“不幸的是,冲突模式计数,因为通常减少模式计数,你想要并行运行更多的东西但是你想减少活动你想减少并行运行。所以他们都是相互矛盾的问题,但都需要解决。所以就好了如果有一种方法能够迭代和做一些探索之间的电能节约和有效的测试时间。这样你可以得到你需要的电能节约而不是搬起石头砸自己的脚的时候测试时间。我认为他们有钩子的使用所有的功能。这不是他们能做和发布一个通用配方,将适用于所有设计但如果他们可以为个人用户提供了一个框架,评估或探索,会有所帮助。”

堆叠的节能测试设备
当谈到实现节能测试真正的3 d ICs,可能会有额外的复杂或也许不是。

Synopsys对此“儒兹认为,测试实际上是最简单的问题3 d IC。“什么是3 d IC堆死吗?已经有能力在DFT访问芯片,有技术来访问多个芯片,叫做边界扫描IEEE 1149.1。堆叠芯片往往看起来像芯片板上,已经有现有的测试标准。已经有能力边界扫描芯片和有能力生成模式。访问的能力,有一个标准来描述处理多个芯片和有能力生成模式,所以所有可用的核心和基本技术已经和客户只是使用简单,”鲁伊斯总结道。

Ruiz: 3 d测试是一件简单的事。

导师图形也有类似的对这个问题的思考和详细的策略3月3 d-ic设计、验证和测试。6月,节奏和Imec说他们开发了一个自动化测试解决方案对3 d ICs。