理解的因素影响eFPGA配置和流程需要多长时间。
第1部分这篇文章描述了如何配置一个eFPGA,使用Achronix Speedcore eFPGA为例。它解释了为什么每个实例eFPGA的ASIC或SoC设计必须配置后系统由于其权力的非易失性存储器技术来存储配置信息。
这篇文章将详细介绍如何配置时间,再次使用Speedcore eFPGA为例。
首先,计划一个比特流所需的时间取决于所使用的配置模式,数据宽度,时钟频率,当然,比特流的大小配置。配置步骤包括:
复习,Speedcore eFPGA FPGA控制单元(FCU)处理所有三个。执行这些任务所需的时间取决于许多因素,特别是在三个配置模式:串行Flash (SPI), CPU和JTAG。FCU的配置模式别针以及基于寄存器的设置在JTAG控制器选择配置模式。
在CPU和JTAG配置模式,eFPGA充当奴隶和接受一个编程钟除了命令和配置数据从CPU或JTAG的主人。在串行闪存配置模式下,eFPGA作为主人和供应一个时钟附加到一个SPI串行或闪存(Flash x1配置)或四个闪存ICs (x4 Flash配置)。
计算配置编程时间
比特流编程时间支配其他CPU任务执行时间和串行闪存配置模式,这使得估计这些模式简单的配置时间。
计算这两个模式的配置编程时间完成了方程——(被编程的比特数/数据宽度)×时钟周期产生一个配置时间估计。在CPU模式下所需的配置时间可能取决于软件驱动程序和接口使用。同时,请注意,JTAG配置模式会带来额外的JTAG协议开销,增加配置时间。
数据宽度变量方程随eFPGA ASIC或SoC的实现。CPU配置模式下,一些宽度可以1、8、16、32或128位。Flash配置模式下,一些宽度可以是1或4位宽。这两种配置模式的最大时钟频率为100 MHz,这使得最小时钟周期10纳秒。
最后一个因素完成方程的数量配置位被编程。一个保守估计的数量配置位Speedcore eFPGA 4000万配置位100 k附近地区。
滚动这些因素结合在一起产生一个表(见下文)显示估计最坏的配置时间。
表1:估计最坏的配置时间Speedcore eFPGAs(估计时间以毫秒为单位,假设一个100 mhz时钟)
表显示了估计最坏的时期,尽管典型配置时间应该比最坏的大约30%低-40%乘以表中列出。
但是最大的配置,如表1所示,Speedcore eFPGA需要不到一秒的配置。最大比特流配置数据率与128位CPU配置模式运行频率为100 MHz的并行接口是一个快12.8 Gb / s,结果在配置的时候不到10毫秒。因此,使用一个128位的并行接口将提供最快的配置时间从CPU配置模式。
更详细的配置出现在比特流估计方程Speedcore配置用户指南(UG061)。
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