更大的复杂性和规模较小的流程节点驱动的适当时机实现重大转变。
在过去的20年中,结构测试与扫描链在芯片设计已经成为普遍的方法。事实上,它卓越的认为我们今天与大多数电子设备(认为智能手机、笔记本电脑、电视等),包含成百上千的相互关联的扫描链用于验证半导体生产没有缺陷。因为设计性能的影响、电力、区域(PPA)和进度是最小的,结构是成本效益和采用快速扫描测试。随着时间的推移,然而,扫描的负面影响已经成为引人注目的通常意义重大。有趣的是,一个广泛部署的DFT技术减轻PPA退化,另一种技术有效地减少进度拖延。今天需要解决的关键DFT实现挑战结合或“桥”的流基于这些技术。
首先,让我们了解我们这一点通过检查DFT技术的进化到它的两个主要分支:RTL-based和综合。采用早期阶段的结构测试,DFT是扫描的同义词。当时,标准拖鞋换成他们能扫描的版本然后缝合到移位寄存器。这个简单的技术大大增加了可控制性和可观测性的设计,从而使算法很容易和自动生成测试模式。初始扫描技术实现简单,涉及网络列表编辑或修改在合成。
DFT设计变得更加复杂也逻辑来解决不断增长的需要保持或降低硅的测试成本。也许IEEE 1149.1标准是第一个司机增加DFT复杂性因为标准定义了一个测试访问端口(TAP)组成的数据,控制信号,控制器与16个国家。DFT复杂性不断增加的额外的技术和标准如扫描压缩,IEEE 1500 -兼容的核心包装,记忆built-in-self-test(阿拉伯学者),逻辑阿拉伯学者,基于IEEE 1687 -接入网络,on-chip-clock控制器,等等。
适应这些DFT逻辑复杂性,技术最初基于网表编辑变成RTL-based技术。这些技术允许设计人员创建一个DFT的RTL视图逻辑,这是高度复杂的DFT架构尤其重要。RTL DFT可以早些时候验证,通常用Verilog模拟,门电路级验证相比,显著提高生产力和验证世界称为“左移。“设计团队避免进度拖延早期DFT结果验证。复杂的RTL DFT的主要缺点是不包含物理指导现代合成工具,从而减少PPA优化合成,同时增加运行时间。
图1:综合DFT(右)避免压缩逻辑拥堵RTL-based DFT(左)
另外,综合DFT技术进化DFT处理相同类型的复杂性对PPA的影响最小化,并且运行时由于合成引擎识别DFT逻辑时产生(图1)。然而,设计团队必须等到合成运行完成获得门电路级的DFT架构视图。对于复杂的结构,这是在安排太迟了!
获得两全其美——早期验证和优化设计PPA——一座桥之间必须建立RTL和综合技术。桥必须携带在RTL DFT的逻辑和物理指导RTL流入合成流。新技术,如Synopsys对此TestMAX产品,使这些流和之间的桥梁。
RTL和DFT综合流分别开发。每个流都有优势。现在,一项新的DFT实现范式产生,达到最好的流动通过结合先进的桥梁。
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