建议签署活动列表意味着更少的re-spins和设计是正确的,尽快。
在去年的设计和验证会议在圣何塞,真正的意图有教程会话”Pre-Simulation RTL签字确认。行业的“这是一个开始的谈话,我们已经看到增长到2013年DAC奥斯汀和每天的呼声越来越高。验证公司正在讨论穿越billion-gate阈值和如何这不仅控制爆炸的复杂性,而且RTL代码的实现结果。
RTL和门电路级仿真理论可以用来完全测试一个billion-gate SoC,但完成RTL测试的成本超出了设计团队可以负担得起。降低测试成本和缺少关键的风险测试,RTL的抽象建模和pre-simulation静态分析已成为SoC设计必要的流动。集成异构IP和设计单位需要确认协议,功率预算、可测试性和多个接口的正确操作和时钟域交叉(CDC)。
验证公司可能会促进SoC的需求清单签字,只关注其产品。一个更好的方法是看看外面发生了什么他们的组织设计行业的最佳实践是什么。
在DVCon,我们提出了一个综合的签字活动列表结合Calypto设计系统,和事实上的技术。并不是所有的活动将由所有公认的设计团队。然而,每一步都代表了一个重要的设计和硬化是最好的顶级工具专门为这一步。疾病预防控制中心分析,这是一个明确的必备,因为那些失败导致昂贵的响应。
建议审核活动列表:
让我们看看这些更详细地讨论他们对签字的重要性。
现代线头工具已经进化到可以处理全芯片设计的地步,但仍提供简洁的等级报告。低噪声报告的可用性意味着更少的时间放弃违反和更多的时间清洁容易解决问题。由于低噪声,设计人员可以使用该工具之前和更多。然而,RTL线头工具只需要rule-setup,因此不能提供一个深入分析。
自动正式RTL分析基于皮棉清理早期发现功能性问题,利用时钟设计的定义。因为自动正式执行序列分析和持续的传播,它可以做更深层次的设计探索发现潜在的问题。形式分析可以消除潜在的失败在线头。设计师受益于早期的静态分析问题,如潜在的FSM死锁、汽车甚至x值传播问题。
Billion-gate设计数以百万计的人字拖来初始化。许多IP块中使用这样的设计也有自己的初始化方案。它既不现实也不可取线每一个失败的复位信号。更有意义重置路由到一组最优最小的失败,并初始化其他通过逻辑,但这是一个重大的RTL编码的挑战。
触发器重置分析确保了SoC设计将在一个已知的良好状态,并在以后的迭代的设计可以用来节省芯片面积和路由资源通过复位信号的更智能的应用程序。分析任何系统复位,初始化方案是许多x绑定来确定。对于设计师来说,问题是知道哪些事,因为处理不必要的Xs浪费时间和资源。然而,缺少一个X状态,物质可以增加后期调试的可能性,导致阴险的功能性故障,最终,衍生版本。
作为最后一步,重要的是要管理的方式模拟和合成过程处理未知的(X)国家抛出了电源管理策略,打开和关闭模块,并调整时钟域之间的交叉。适当的分析,这个问题可以揭示功能缺陷隐藏在RTL级的过多的乐观情绪的影响X,并减少过度悲观情绪的影响给X州后合成。
时间限制(署)是一个关键的输入门电路级的合成设计,所以署管理和检查确保正确的时机块和全芯片级别,只要任何RTL的变化反映在提交设计文件。和发展本身需要验证正确性和一致性,这是必不可少的时钟等分析设计交叉。
时钟域交叉分析,所以重要的设计重用,IP,和复杂的电源管理方案,可以使用正式的组合和结构方法。它有助于陷阱角情况下的时间和组合功能,导致错误。
动力分析和优化技术解决问题,如保留失败和isolation-cell分析和优化,时钟/功率控制和顺序/组合优化。这些干预措施的范围非常广,可以回到其他静态分析复核设计。
结合这些静态验证步骤可以使的签收RTL减少模拟测试功能和合成的负担负担,努力实现从不同的IP冲突的代码。这意味着尽可能正确的设计将尽快在实现阶段和减少失败的风险。和billion-gate SoC签收现在是一个可达成的目标,并不是不可能。
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