先进的模式技术对3 d NAND闪存设备

陈昱·德·黄和杜松子酒

由于摩尔定律、记忆和逻辑半导体制造商追求更高的晶体管密度来提高产品成本和性能[1]。在NAND闪存技术,这使得三维结构的市场主导地位而不是2 d平面设备。设备线性密度可以通过增加堆叠层数增加一个3 d NAND闪存设备[2]。同时,模式方案优化还可以增强3 d密度与非有效的设备。在这个讨论中,我们将分析各种模式方案的楼梯和狭缝结构在不同TCAT具有单元阵列(t比特信息能力集成晶体管)3 d NAND节点。我们将比较这些方案理解他们对有效的晶体管密度的影响。在这项研究中使用的方案和数据是基于(或推断)拆除发表的报告。变化模式方案,以及由此产生的虚拟结构,建模使用SEMulator3D半导体平台。

进程的窗口模式方案的效果
在3 d NAND,狭缝间距bitline方向,和楼梯横bitline方向,是两个最重要的因素在决定存储单元和楼梯区域。传统上,存储单元和楼梯区域可以减少减少狭缝的CD和音高和楼梯结构。不幸的是,这些变化可以介绍许多挑战下游光刻和蚀刻和填缝过程。例如,如果缝间距降低,通道孔间距也必须同时下降。与一个较小的通道孔间距和CD允许进程窗口其他进程(比如通道孔通道孔桥梁在腐蚀过程中,或打开通道孔底物在腐蚀和沉积过程)将变得更窄。萎缩楼梯CD和球场需要一个更加统一的楼梯角加上一个小得多的CD楼梯腐蚀过程中的变化。这些过程需要windows这样下游窄楼梯联系将精确地降落在楼梯中心没有卖空的字线楼梯侧壁。加强设备密度不牺牲允许进程窗口是一个关键问题3 d NAND过程开发。

进一步了解这个问题,32 p, 64 p和96 p TCAT 3 d NAND闪存设备使用逆向工程建模在TechInsight报道。图1显示3 d NAND狭缝的顶视图和通道孔的32 p 64 p和96 p节点,而图2提出了一个剖视图的3 d NAND楼梯这些相同的节点。基本维信息模型结构进行了总结表1。在表1狭缝和楼梯间距不减少,更高级的节点。相反,他们扩大扩大窗口过程。每缝通道孔数,连同wordline两项/楼梯,增加两个最先进的节点。我们将讨论如何增强记忆密度没有减少绝对音高和cd,通过改变模式方案。

图1所示。顶视图的狭缝和通道孔在不同节点[3][4][5]。礼貌:TechInsights

图2所示。楼梯在不同节点的剖视图[3][4][5]。礼貌:TechInsights

表1。狭缝和楼梯在不同节点的基本维度

额外的小缝模式方案分析
32 p TCAT流程节点,1 4记忆细胞可以完全解决任何两个狭缝之间使用bitlines和wordlines的组合。在64 p和96 p处理节点,一个额外的小缝过程介绍了有效地减少虚拟通道中心孔和9洞分割成4孔两侧。迷你狭缝的前三栈分为2,与左右选择线路连接到单独的字符串。的结合线,线和字符串选择线,1 9记忆细胞可以完全解决使用迷你狭缝和两个较大的正常的缝。引入一个小缝提供了三个好处:

1. 迷你狭缝之间有较小的CD和更少的空间邻近通道孔比正常更大的缝隙,节省面积的位线方向;
2. 与虚拟通道孔和小缝、通道孔模式更均匀,减少加载通道孔的CD和深度;
3. 物理结构也更强,因为只有3层由迷你切缝和9频道洞两个深缝之间的支持。

不幸的是,这些好处有额外费用的额外的流程和面具。此外,替代金属门过程更具挑战性,由于更大的横向腐蚀和沉积距离。

图3显示了迷你缝布局设计(图3一),的横断面和顶级视图TCAT迷你狭缝。图4强调了迷你SEMulator3D缝工艺流程建模。工艺流程包括两个步骤,由小缝光刻和蚀刻过程堆栈形成之后,紧随其后的是迷你狭缝和楼梯蚀刻后楼梯氧化物填充过程。

图3所示。迷你狭缝(a)布局,(b)横截面视图[4],(c)高层视图单元格区域[4]和(d)顶视图楼梯区域[4]。礼貌:TechInsights

图4所示。流程步骤的迷你缝形成的过程

楼梯的分析模式方案
在3 d NAND wordline金属连接到BEOL通过楼梯楼梯地区的联系。每个wordline金属层在每个楼梯也存在分歧。在32 p TCAT过程(见图2),每个wordline金属被分配到一个单一交叉bitline方向的一步。在64 p和96 p的过程中,每个楼梯包括4双wordline金属十字架bitline方向,突出显示额外的面具和流程步骤是必要的,将这四个从一个堆栈栈位线的方向。传统上,分裂4从一个堆栈,堆栈2面具将是必要的。光刻用厚的抗拒和修剪步骤蚀刻在楼梯形成广泛采用。因此,可以使用一个分割掩模结合修剪过程分裂4之前从一个堆栈栈主要楼梯腐蚀过程。

图5显示一个潜在的分裂和楼梯布局设计使用一个64 p的过程。我们假设bitline是面向在Y方向上虽然wordline面向在X方向上。楼梯堆栈分割步骤的目的是在对分割成4个不同深度的左侧和右侧单元格区域。深度应在任何包含两面互补Y坐标,这样一个特定wordline可以选择在一个特定的一边。

图5所示。(a)布局设计分割掩模和楼梯的面具,(b)顶视图的楼梯区域[4],(c)剖视图(交叉位线方向)[4]。礼貌:TechInsights

图6提供了一个三维可视化的流程步骤中使用的楼梯堆栈分割。楼梯栈中的分裂,1把面具,3蚀刻步骤和2修剪步骤是必要的,如图6。在每个蚀刻步骤之前,抵制边界在Y方向上应严格对齐与狭缝或迷你缝通过使用光刻或抵制削减过程(较大的缝隙下游应该抵制边界上对齐)。因此,每个修剪步骤将消耗约740纳米的抵抗在X和Y方向。图7强调了楼梯概要文件在实际芯片的细胞边缘,Cut1图像的显示一个类似的概要文件图6和演示过程模型的准确性。

图6所示。流程步骤楼梯栈的分裂

图7所示。楼梯概要文件在细胞边缘[5]。礼貌:TechInsights

图8说明了主楼梯形成过程完成后分裂的过程。在本示例中,3楼梯面具,光刻技术步骤和7蚀刻步骤结合6修剪过程步骤(每一步光刻后)形成超过16楼梯结构。4双栈在每个蚀刻步骤移除。大约670海里的抵抗被消耗在侧壁在每个修剪步骤。如果你比较截面Cut1形象图8与实际的芯片图像图5 (c),一个非常类似的楼梯。应该提到,在这些过程中,楼梯面具序列可以从楼梯修改1 - > 2 - > 3 - > 2 - > 3 - 1。这个楼梯模式方案可以提供许多好处。区域可以通过使用保存在X方向上分割掩模分裂从1 4栈栈在Y方向上,创造了4双栈。此外,可能需要更少的面具在X方向上。

图8所示。楼梯形成的流程步骤

在这项研究中,我们使用SEMulator3D创建3 d与非分裂的过程模型和楼梯模式方案。SEMulator3D虚拟制造平台提供了理解和可见性这些复杂的3 d NAND闪存集成方案及其生成的3 d结构,随着时间和有成本效益的优化方法。

引用
[1]g·e·摩尔·g·e·摩尔,集成电路填满更多组件,电子杂志,38卷,没有。8日,页。114 - 117年,1965年4月。

[2]Mokhlesi N, Scheuerlein R,发明家;SanDisk 3 d LLC受让人。使三维NAND内存的方法。美国专利7575973。2009年8月18日。

[3]32 p TCAT拆除报告

[4]64 p TCAT拆除报告

[5]96 p TCAT拆除报告