最新的建筑转变对仿真和建模的高速并行转换器有重大影响收发器。
不断增长的加速器对计算能力和数据处理的需求,智能处理单元(IPUs), gpu,以及培训和推理soc驱动采用112克并行转换器PHY IP解决方案。确保可靠的以太网连接和有效集成是最基本要求,设计师需要满足。IBIS-AMI建模可以帮助预测并行转换器连接性能和placement-aware 112 g并行转换器PHY IP可以使一个更高效的SoC集成。
IBIS-AMI建模与仿真框架使系统和硬件工程师通过运行仿真来验证芯片外互连设计准确而有效的方式。随着时间的推移,IBIS-AMI建模过程进行了简化与各种EDA供应商提供附件现有模拟器组合。一个IBIS-AMI试验台提供了一种简单、快捷的方法来确保并行转换器性能基准测试互操作性和链接。
今天的PAM-4 112 g PHY ADC-based灵活使用DSP架构而不是一个过程,电压、温度(PVT)端依赖和hard-to-scale模拟架构。这建筑转变具有重要影响的仿真和建模的高速并行转换器收发器。
图1显示了一个典型的112 g串行连接在DSP-based接收机体系结构实现。它由一个发射机(TX)和有限脉冲响应均衡(杉木)和分散通道。通道的输出发送到接收机组成模拟前端(AFE), ADC,和一块DSP,其中包括一个前馈均衡器(FFE),一个判决反馈均衡器(DFE),时钟和速度复苏(CDR),和一个适应块(适应)。在这种设计中,很大一部分在DSP信号均衡之后ADC。
图1:典型ADC-based并行转换器链接。
ADC-based收发器之前,眼睛DFE切片机质量环节的输入是一个很好的指标性能。因此,仿真波形的连续时间模型代表了DSP输出标准IBIS-AMI模拟器所需的过程和评估接收机的性能。
接收者IBIS-AMI模型评估的总体性能模拟链接通过返回一个平衡的模拟信号在输入的采样器/ symbol-detector。IBIS-AMI模型,边界扩展到包括ADC模块和均衡方案在接收机中实现DSP块,将包括完整的信号均衡链最终整个链接符号检测器的性能指标是最相关的。
通过将连续时间模拟FFE和教育部在一个线性的模型FFE实现连续而延迟块DSP系数是美联储通过dac模拟FFE和教育部,现有IBIS-AMI模型可以模拟IBIS-AMI固有的DSP均衡和生成眼图使用例程。后续模拟DSP的眼睛的一个例子是图2所示。
图2:IBIS-AMI模拟波形重建。
PHY宏作为港口一个SoC传输数据,所以需要更多的带宽需要整合大量的宏。这样,所有包信号通过海滨逃必须发生,使其可取的地方PHY宏海滨最大化数据汇率每毫米死亡边缘。PHY宏在高性能计算soc的数量接近极限允许放置所有的宏在一个死亡的边缘。为了使密度集成,必须将多个宏瓷砖放在所有死亡的边缘。图3显示了五个soc和两个瓷砖叠加并行转换器phy深处。
推进过程节点需要单向聚放置所有细胞(晶体管)放置在一个SoC。允许北/南和东/西方向PHY放置在PHY IP设计需要仔细考虑,所以112 g高速并行转换器PHY可以放在一个SoC的所有边缘。
图3:两个瓷砖的叠加PHY宏观边缘。
相比传统NRZ PAM-4信号更敏感通道障碍,例如噪音、抖动,相声和非线性。严格的112 g PHY干扰宽容/抖动容忍(ITOL / JTOL)需求的挑战routability相关信号。同时保持包层的数量降到最低,降低包装成本,包装设计师不仅要找到方法摆脱100年代高速差分信号也解决电源问题路由和供应疙瘩连接和连接时归纳形成循环。PHY IP凹凸贴图在解决这个问题中扮演着关键角色。placement-aware高速并行转换器PHY IP实现IP凹凸贴图来记住这些约束在设计阶段使密集的SoC集成。
Synopsys对此提供silicon-proven PAM-4 DesignWare 56克/ 112 g以太网和USR / XSR Die-to-Die PHY IP解决方案,设计师可以融入他们的高性能计算出类拔萃。准确的IBIS-AMI模型提供了一种方法来评估链接性能与不同的渠道和渠道利润。
Placement-aware,自下而上的方式使密度集成通过允许北/南和东/西与最小数量的包层布置,降低包装成本。的高速并行转换器phy”灵活的布局最大化带宽/模具镶块通过允许放置宏在多行结构和所有死亡的边缘。
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