功率和性能将继续改善,但不一定,因为一切都是小。
10/7nm的推出是很长一段时间,并有充分的理由。很难的东西,和芯片制造商必须准备采取一个巨大的一步新的流程,工具和处理大量的生理效应,不再可以由guard-banding设计。
最大的问题是什么,什么时候会发生,成本是多少。准备下一个流程节点不再是一个自动过程。这需要时间、设备和需要应对不断扩大的新问题列表。
明确的定义是很重要的节点数量,。7 nm节点引入的台积电和三星是大约相当于10 nm由英特尔和GlobalFoundries定义的。每个新节点代表大约一倍的晶体管。
混乱并不止于此。随着不同的编号方案,讨论什么是完整的节点和half-node是什么。完整的节点,在理论上,提供两倍的密度和更好的扩展能力和表现的机会,但half-nodes更容易实现。铸造厂最近经历了一段艰难时期销售half-nodes,因为除了最高销售量芯片,没有足够的动力去应对这种转变的痛苦。这就是为什么大多数芯片制造商20 nm被认为是一个彻底的失败,但这也是一个最高销售量的节点因为三星和苹果需要改进的密度为各自的移动设备。
毫无疑问,构成一个完整的单片机设计的节点会更加困难。FinFETs已经精疲力竭了,这意味着下一个节点可能需要不同的技术,是否这是水平或垂直纳米线或nanosheets。他们需要新的互连材料,最有可能的钴、以及钌衬垫。甚至有可能EUV不会足够好的金属1和2,所以需要大数值孔径EUV技术。
但一切的可能性将会保持在一个死于下一个节点,或一个接一个(根据定义的节点),正在减少。英特尔、台积电、IBM、GlobalFoundries,三星和联电都准备大量的先进包装方法简化缩放。人们越来越意识到并不是所有需要规模或至少不是所有需要同等规模。,打开车门设计更多的自由,因为萎缩而导致的生理效应电线和稀释剂可以大大缓解电介质和不同的包装方法。
英特尔和三星已经创建了自己的桥梁技术连接死,和几乎每个人都致力于3 d实现大幅降低了区域同时提高吞吐量使用在矽通过。这需要生产和设计方面的显著转变方向,因为在3 d实现tsv贯穿中心的死而不是边缘或以外的芯片。
到目前为止,先进的包装仍然是一个进展中的工作。扇出越来越常见,倒装芯片已经存在一段时间。但下一阶段将整合包装更紧密地与设计在大规模生产的基础上,添加相同的扩展福利收缩功能提供了在过去的半个世纪。
这并不意味着设备扩展。high-NA EUV和碳纳米管场效应晶体管的理论极限是1纳米左右,甚至不止于此。但是不太可能,一切都会在相同的死于这一点。这将提高性能,减少所需的电力驱动信号,缩短上市时间,并允许更有效的电源管理和噪音隔离。此外,它将大大降低总成本的设计通过制造业再次允许公司单独处理问题,而不是解决和发现,创造了一个全新的问题。
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如果比预期更多的单片3 d ?
内存显然是去那里所以其他价值在哪里?AI适合3 d内存等设备很好,价值也会越来越多的迁移对人工智能问题是如何快速单片3 d。
和离岸金融中心是通用单片多便宜的3 d和先进的包装。
我希望先进的包装是一个临时的解决方案和单片3 d接管宜早不宜迟,如果我们说除了铸造5海里。
我考虑收入和如何迁移,因为收入似乎最好的指标。