如何优化chiplet架构,包括减少于损失长度和跟踪。
并行转换器的112 Gb / s的一代已经带来了过度包装内的损失,损失5星展银行在每个单片包。这个损失显著降低这些并行转换器的有效性。
MCM技术已经发展到使用70毫米是例行公事包。反水雷舰Non-interposer轻易可以使用20或更多chiplets,加上大死了,可以使用被动者。这些反水雷舰低产量损失因为他们垫距远远大于使用插入器的反水雷舰。
几个chiplet架构是有可能的。一个好的方法使整个以太网chiplet I / O子系统,包括RS, MAC电脑和选举委员会层,以及PHY层达到远方的并行转换器。删除这些街区的开关芯片提高收益率。传播功能分成chiplets也分布在MCM热的影响,远离中央开关芯片。Chiplets也允许最好的半导体过程用于每个死去,他们可以允许多供应商生态系统发展。
这些chiplets MCM的四周。仔细进行,MCM布局可以创建虚拟包在每个chiplets较小。这些虚拟包已经大幅削减了跟踪的长度,从而大幅减少于损失。两星或更多的损失可以保存在每个包中,这是一个重大的进步。
如果以太网I / O子系统chiplet放置,然后switch-chip之间的协议和chiplet不是PMA-style系列类型。相反,它是一个fat-pipe packet-style接口,以信用为基础的流量控制和运行采用加速因子。这种类型的接口,可以使用一个优化femto-SerDes。
第二风格chiplet也可能延长8每个chiplet PMA接口,包括只有薄薄的一层+ 8(或Nx8)在每个chiplet并行转换器模块。这个解决方案可以支持完整的使用数字锁相环时钟透明度。
包的一项研究是由Kandou描述跟踪长度减少可用chiplets和虚拟包。70毫米BGA包分析了三种情况下没有chiplets, 4 chiplets 16 chiplets。跟踪长度最长的switch-bump chiplet-bump跟踪和最长的每个案子chiplet-bump package-ball跟踪确认。
图1:描述跟踪长度。
在整体情况下,最长的跟踪运行从switch-chip角落包球插入损耗高达5 db,很大比例的总损失预算达到远方并行转换器。
图2:Kandou玻璃翼USR并行转换器利用一种新的调制技术称为CNRZ-5,提供低功率(1 pJ /位),更好的误差性能PAM-4相比,达到足以允许chiplets被放置在大MCM的角落。
通过构建一个chiplet SoC使用并行转换器作为接口,并将LR并行转换器相反chiplet边缘,chiplets可以定位接近包球。在一个例子使用16 chiplets SoC-to-chiplet跟踪运行时间最长的角落chiplet和最长chiplet-to-package球跟踪从角落的角落chiplet包球。虚拟包,以绿色显示,周围的每一个16 chiplets和划定了包球由每个chiplet提供服务。
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