fpga是最快的原型平台,速度可以利用其他部分的验证过程。
多年来,模拟器只能验证团队工作在最大的项目公司足够深的口袋。由于大小,而不是功能他们通常被称为“大盒子”模拟器,为了恢复使用的时间失去了RTL模拟。同时,FPGA技术已经足够成熟,基于FPGA的仿真成为可用的,我不是在这里谈论FPGA原型。
“模拟原型,不是仅仅是同义词?”
不,他们不是。最重要的区别使用FPGA原型和模拟如表1所示。
表1:典型的差异使用FPGA原型和模拟。
fpga平台原型是最快的,但是我们也可以利用这样的速度进入我们的验证环境,那么我们就可以实现运行时性能2 x 5倍的速度比传统的“大盒子”模拟系统,和所有的一小部分成本每门MHz。
“为我们的SoC设计fpga实在太小,不是吗?”
Aldec已经最大容量单FPGA板今天商用。连接4这样的董事会在底板最大给你24 Xilinx UltraScale芯片,你可以实现6.33亿年ASIC盖茨和仍然有40%的保证金,便于FPGA place-and-route能力。
图1:可扩展他的原型设计与仿真平台。
并不是所有的设计需要这样过度的能力,特别是物联网项目,主要要求是占用空间小和energy-safe设计。你会找到合适的配置包含Virtex-7 Aldec他董事会的投资组合,Virtex UltraScale和Kintex UltraScale基础硬件。
然而,原始的FPGA资源不要让一个模拟器。电力、时钟、记忆、连通性、主机接口和其他硬件资源也需要提供,与有效的验证工具运行在主机上的工作站。最重要的元素的任何模拟器工具和库,可以编译SoC设计到硬件,然后刺激和调试它。
“我们验证。我们不能FPGA专家。”
好点。我们在相同的页面上。在一个fpga仿真器的情况下,我们不应该拖进底层实现的细节,如合成、限制时间,时钟树或inter-FPGA映射I / O配置和多路复用。仿真,我们贸易的最大可能的性能和/或资源利用自动化、易用性和调试能力。我们的主要目的是模拟加速度,与虚拟平台或虚拟外设co-emulation但相对较短的周转时间。如果像原型仿真启动了周不会合理使用它在错误的阶段仍很有可能被发现。
那么,我们如何实现自动化?
自动化在Aldec的实现是通过使用HES-DVM。软件包,它提供了所有的IP库,SCE-MI基础设施和交易人、编译器、瓜分者和映射器需要为了自动集成他FPGA与证明Aldec平台Riviera-PRO;验证环境和其他模拟器或虚拟平台如手臂快速模型和QEMU如图2所示。
图2:fpga仿真使用模式。
例如,您想怎样钩你的fpga仿真器变成一个先进的UVM试验台吗?HES-DVM包括必要的SCE-MI基础设施和交易人编译器允许UVM司机和监控与DUT通信模拟器。他板连接到主机工作站通过串行总线链接但是你不需要作为PCIe设备驱动程序开发和模拟器钩子。只是按照Accellera的SCE-MISV-Connect指南和开发UVM司机和监控与系统Verilog DPI-C函数作为接口和HES-DVM编译器会将它们转换为FPGA结构映射到董事会和包装与模拟器DPI-C作为PCIe司机和链接。如果这些缩略词在前面的句子需要一些解释然后看一看UVM仿真加速度解决方案页面。
混合Co-Emulation是另一个使用模型。通常CPU子系统包括添加RTL IP,所以我们的许多cycle-accurate验证测试不需要扩展RTL。然而,我们经常需要在CPU上运行的软件子系统,以验证其与其余的SoC的集成,这可能是像“裸机”代码一样简单或复杂的完整的软件堆栈。在许多情况下,一个不计时的虚拟平台代表CPU子系统将满足这些测试,使用事务级表示和SystemC / TLM标准。SCE-MI交易人也允许我们链接fpga模拟器虚拟模型,混合Co-Emulation打开大门。
最后,如果你还打算创建一个SoC的fpga原型,然后一个fpga仿真器是一个很好的开始,现在Aldec的平台你可以重用相同的仿真和原型的硬件平台。
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