FinFETs改变游戏规则,但他们创造可靠性工程师也需要解决的问题。
随着集成电路产业迅速采用16纳米技术节点,IC设计师可靠性正面临着新一轮的挑战。16 nm节点引入了几种方式的变化以及金属层叠制成的设备。一方面设计师加速,泄漏和密度的改进。另一方面,电迁移可靠性工程师需要解决缩小利润和静电放电的设计挑战。
在16 nm FinFET新技术是什么?
16 nm FinFET设备是一个改变游戏规则的设计的方方面面。传统的平面晶体管有两个维度,门的宽度和长度,控制设备的电流-电压特性。的传统公式宽度增加或减少设备的长度可以提高电流驱动能力,从而增加了设备的速度。16 nm FinFET设备增加了三维设备几何、翅片高度的。不增加平面区域,晶体管的电流驱动能力可以增加通过调整翅片高度和翅的数量。
门FinFET的终端设备也有更好的静电控制通道,导致漏断开的改进。这种减少渗漏和增加驱动能力的结合提供了一个巨大的优势表现为16 nm节点设计。
对电迁移的影响(EM)
电流密度的增加单位面积为16 nm节点带来的可靠性验证的障碍。是常见的平均增加25%在这些设备的驱动电流。随着越来越多的电流通过相同的金属互联,他们变得越来越小的利润和平均失效到达时间(MTTF)会议要求更具挑战性。不仅他们限制较小,但新兴市场规则的复杂性也增加。新类型的EM规则依赖于电流的方向,金属结构,通过类型,co-vertical金属重叠等现在所需精度。
对静电放电(ESD)的影响
另一个可靠性验证的挑战与16 nm节点ESD保护。电流密度的增加和焦耳在ESD事件使裂解炉燃烧生成的ESD保护器件效率不及平面同行。回型防静电设备也难以制造在16 nm节点,增加了设计成本ESD方案。ESD设计窗口之间的电压高于正常的设备操作和设备下面的电压崩溃。与平面设备相比,FinFETs的击穿电压要低得多,从而减少防静电操作窗口。这需要ESD设计师使用模拟驱动的方法来准确地地方二极管和夹子ESD方案。也在过去的几个技术节点,已经有一个有趣的趋势在ESD事件破坏机理。互连的失败或金属输家由于当前拥挤是ESD失败的主要原因。执行电流密度检查的ESD设计过程中准确地识别和解决当前的瓶颈并确保互连安全事件期间。
图1:ESD失败类型和重新设计的成本
对温度的影响
一些研究表明,产生热量16 nm FinFET过程是一个更大的问题比平面晶体管。热鳍的逃生通路FinFET设备不如在平面设备。随着可怜的逃生通路,更高的电流密度进一步加剧了焦耳自热的问题。的平面晶体管加热衬底可以很容易地建模为一个平均的现象。但对于FinFET的热源设备有更高的定位需要正确的热分布的精确建模。平均故障时间(MTTF)金属互联也有一个逆指数对温度的依赖。理解和模拟热影响EM金属互联是强制性的技术。
图2:关键可靠性挑战16 nm节点
图书馆和IP设计挑战
缩放技术从一个节点到另一个通常是一种收缩几何图形和处理新设计规则检查(DRC)规则基于铸造要求。然而,16 nm节点、图书馆和IPs明显需要重新设计满足可靠性要求EM和防静电。例如,他们对正确的装箱标准电池需要模拟频率和负载特性使用基于模拟的方法。增加电流密度在16 nm节点,标准电池需要仔细分析他们失败对不同负载条件下。
结论
我们规模技术节点到sub-10nm范围、可靠性验证的需求将呈现指数级增长。可靠性仿真需要使用正确的工作负载,模拟瞬态现象,结合实际边界条件,以捕捉适当的失效机制。平均分析建模EM和热模拟再也不能代表真正的行为在这些先进的技术节点。降低击穿电压和寄生放电通路,ESD设计和验证将变得比现在更复杂。EDA供应商必须提供进步的工具,可以解决这些可靠性挑战,包括那些未来将面临3 d-ics等技术。
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