对于已建立的平面、FD-SOI和finFET晶体管，它们都是一样的吗?
随着16nm和14nm finFET工艺节点于今年年底投入生产，性能(比28nm平面CMOS提高30%)、功率(~30%)和面积(高达~50%)的优势已经得到充分证明。28nm FD-SOI工艺也可以这样说，因为它在市场上获得了更多的吸引力，与FinFET相比，它的性能和功率都有了类似的改进。
但是，针对已建立的工艺节点(例如28nm及以上)的各种功率优化技术是否也适用于较小的非平面几何，或者是否需要部署更新的方法?即使从较大的工艺节点转移到较小的工艺节点，如90nm到28nm，所能实现的功耗节省也有很大差异。
将技术分为漏电、动态和多电压(MV)的快速概述可以在下面的图1中查看。请注意，即使MV技术确实有助于动态功率(例如低VDD操作)和泄漏(例如关机)，我们倾向于单独对它们进行分类，因为这些是更高级的技术，由功率意图(如UPF)控制。
图1:节能技术概述
一般来说，目前用于建立平面工艺节点的大多数技术也适用于较小的工艺几何(例如FinFET和FD-SOI)。例如，时钟门控和时钟树综合确实在所有流程节点上提供了动态功耗节省。然而，低VDD操作等技术对于FinFET和FD-SOI工艺更有效，因为它们具有更低的电压阈值，晶体管可以一直工作到0.5V(或更低)，提供显著的动态功率节省(以牺牲性能为代价)。在较低的电压下运行也使DVFS和AVS部署更加实用。
反向偏置通常用于将设计置于待机模式，从而节省泄漏。它对于较大的既定工艺节点尤其有效，65nm工艺可节省约2倍(对于更大的工艺可节省更多)。但它无法扩展到更小的平面技术，在40nm工艺下，泄漏节省仅为5%-10%，在28nm工艺下则不到5%。由于钻井需要额外的路径资源，因此不到5%的节省通常是不值得的。对于16/14nm及以下的FinFET工艺，不能选择偏置。然而，偏置在FD-SOI工艺中再次变得可行，其中绝缘体在沟道下方创建了一个埋藏的栅极，有效地提供了“垂直双栅极”，提供了在28nm下交换更快晶体管性能(主动体偏置)的能力，据报道，低泄漏(反向偏置)高达10倍。
另一个需要注意的区别是，虽然多Vt(例如高Vt，低Vt)选项通常可用于几乎所有的工艺节点，但Vt选项的数量确实因节点而异。从理论上讲，FinFET不应该需要Vt选项，但有几个代工厂计划提供这些选项，尽管他们将只提供三到四个Vt选项，而不是更成熟的工艺节点的五到六个选项。
最后，在40nm平面节点上成为标准产品的通道长度变体也可用于FD-SOI和FinFET工艺。这些对于执行泄漏恢复特别有效，甚至根据目标性能和功率目标减少Vt选项的数量。图2总结了这些技术及其对流程节点的适用性。
图2:流程节点节能技术的适用性
所有这些技术对于特定应用的适用性如何?图3显示了从Synopsys年度全球用户调查(GUS)中收集的数据，显示了低功耗应用中技术的部署情况。
图3:应用市场中低功耗技术的使用
那么何时转向更小的流程几何图形呢?从Synopsys从迁移到FinFET的设计师那里收集的GUS数据来看，受访者表示他们迁移的主要原因是为了性能。但动态节能和低VDD操作能力也是有吸引力的选项(参见图4)。
图4:转向FinFET的主要原因
总之，低功耗技术通常适用于所有流程节点，但实际节省的数量会有所不同。随着工艺几何尺寸越来越小，一些技术不再适用(例如28nm偏压)，而更新的技术变得更加实用(例如低VDD和DVFS)。
|
|
|
|
|
|
|
|
|
|
留下回复