现在你可以自动化封闭验证2.5 / 3 d技术

封闭被建模为短路(低阻抗的路径),可以发生在一个集成电路(IC)。这可能导致破坏由于过电流之间的相互作用所产生的寄生设备(PNP型和NPN型)。防止封闭条件,有两个关键类型的封闭设计rules-fundamental和先进[1,2]。

基本规则是当地封闭设计规则,关注物理维度与寄生pnpn关联规则网络。当地设计规则的例子有最低p + n阱间距,最低n + n阱间距,保护环类型,最低保护环间距和最小保护环宽度。

先进的封闭设计规则分为两大类:(1)外部封闭设计规则,和(2)混合电压设计规则。外部规则取决于识别外部注入源的位置;因此,这些规则与注入源和受害者之间的分离电路。几项研究已经分析了外部封闭和如何减轻它的影响在不同的技术(3、4)。混合电压规则,另一方面,取决于电压差,这就需要额外的规则集和约束。各种研究分析了电压影响封闭设计规则和额外的约束,必须应用设计(5、6)。

先进的封闭设计规则要求外部注入源和电压的知识。应用这种约束的几何规则使用电子设计自动化(EDA)工具需要捕获这些信息的设计。目前最常用的通信方法用于识别并提供这些信息是通过手动布局标记。然而,这些标记在2 d设计提出了挑战,因为设计师有时错位标记,特别是当工作在全芯片先进技术节点,哪里有许多标记类型。毫不奇怪,那么,管理布局标记方法变得更加困难在2.5 d和3 d设计。

封闭在2.5 d和3 d ICs验证

2.5 d / 3 d ICs已经进化成一个创新的解决方案对许多设计和集成挑战。如图1所示,2.5 d ICs有多个模具并排放在一个被动的硅插入器。插入器放置在一个球栅阵列(BGA)有机基质。Micro-bumps附上每个模插入器,倒装芯片(C4)疙瘩插入器附加到BGA衬底。在3 d ICs,模具安装在顶部。死亡之间的交流和沟通用在矽衬底处理接口通过(tsv)。

图1:2.5 d和3 d IC设计。

在2 d ICs,所有垫作为IO接口,通过包针与外界沟通。因为有多个死于2.5 d和3 d集成一些垫是用来通过micro-bumps死亡之间的信号传递,tsv,插入器,不与外界沟通(图2)。这关键的区别在2.5 d / 3 d ICs要求设计师区分这两个类别的垫通过分类它们作为外部IOs(连接到外部世界)或内部IOs(不连接到外部世界)。

这样分类的IOs 2.5 d / 3 d ICs因为内部IOs封闭较低风险至关重要。这种低风险允许设计者忽略从封闭的角度验证这些IOs和只关注外部IOs。

图2:IOs外部与内部的IOs。

挑战和方法

基本封闭设计规则可以独立解决2.5 / 3 d ICs因为当地不同的模具有不同的封闭的规则。这些差异存在,因为模具设计不同的技术节点上不同的铸造厂。因此,当地封闭物理验证实现通过应用适当的铸造设计规则检查(DRC)分别对于每一个死,并相应地分析问题。

真正的封闭挑战2.5 d / 3 d ICs(即相关先进的封闭设计规则。、外部封闭设计规则和混合电压封闭设计规则)。这些挑战可以归纳为以下几点[7]:

• 识别外部IOs每死于装配水平。这一认识是需要实现一个解决方案解决外部封闭设计规则要求每个模水平
• 识别外部扩散(封闭喷油器)在每个拓扑死去不使用标记。外部扩散连接到外部IOs直接或间接通过电阻等。
• 分配电压外部IOs(或封闭喷油器)的装配水平,和传播这些电压每死亡不使用标记解决混合电压设计规则要求模具水平
• 占不同的技术节点/铸造厂的死亡

制定一个系统的方法可以解决这些挑战和验证的封闭设计规则2.5 d和3 d ICs[7]使用一个自动化的过程。这种方法可以实现使用一个电子设计自动化(EDA)先进可靠性验证工具,如口径PERC可靠性平台[8]。

鉴于每个死去的布局,以及插入器,封闭验证流是基于自动区分内部和外部的IOs IOs,不使用任何布局标记分析。最好完成布局的死是免费的从基本设计规则检查(DRC)和布局与示意图(lv)错误。然而,这并不是必须的,因为它可以处理部分的布局,只要他们有几何图形,必须验证和正确的连接端口死去。

两个流提出了:(1)topology-aware流外部封闭设计规则,和(2)voltage-aware流混合电压封闭设计规则。在这两个流,我们开始从汇编级,如图3所示。

图3:封闭验证方法。

汇编级提供了完整的模具相互连接,这是正确的地方进行分析,区分内部和外部的IOs IOs。我们假设IOs内部封闭的风险较低,不需要封闭验证。因此,我们的目标是识别外部IOs,过滤掉内部IOs,执行适当的封闭在外部验证IOs。

的目标topology-aware封闭流是解决外部封闭设计规则为每个死去。封闭喷油器和相应的布局几何图形自动识别在这个流。我们可以执行外部封闭刚果民主共和国测量有关几何图形和报告违规行为进行调试。

的目标voltage-aware封闭流是解决混合电压封闭设计规则为每个死去。我们传播电压通过设备定义外部端口内部节点的设计,使封闭的直接/间接连接喷油器的识别。布局几何图形识别封闭注射器自动捕获。我们测量的相关几何图形混合电压封闭刚果民主共和国,并报告违规行为进行调试。

外部封闭的例子

两个外部封闭设计规则(图4)说明作为检查的一个例子,可以通过这种方法来解决。设计规则是:

1. P +扩散(直接/间接)连接到一个外部IO垫必须N +保护环包围
2. N +扩散(直接/间接)连接到一个外部IO垫必须P +保护环包围。

图4:外部封闭设计规则。

在图5演示了一个示例违反的死有P +扩散连接到一个外部IO没有N +保护环保护。

图5:外部封闭侵犯的死亡。

混合电压封闭的例子

两个混合电压封闭设计规则(图6)为例,演示了检查,可以通过这种方法来解决。设计规则是:

1. P + OD喷射器Nwell分离取决于它们之间的电压差
2. 失踪的电压信息导致坏的情况下分离条件。

图6:混合电压封闭设计规则。

演示了一个示例违反在图7的死亡,在外部IO和供应之间的电压差(5 v - 3.3 v = 1.7 v)。根据电压间隔表死,如果电压差的范围从0到1.8 v,相应的最小间距约束是4µm。正如你所看到的,我们有一个违反,因为测量间距P + OD喷射器和Nwell小于约束。

图7:混合电压封闭侵犯的死亡。

结论

2.5 d / 3 d IC验证可能是一个挑战,但需要自动化的解决方案,不仅减少验证周期,提高设计质量。自动封闭验证方法可用于管理的挑战先进的封闭验证2.5 d / 3 d ICs。topology-aware流可以解决外部封闭设计规则,虽然voltage-aware流可以解决混合电压封闭设计规则。这些流是基于识别外部IOs的装配水平,不使用任何特殊的布局死级别的标记。实现一个自动封闭2.5验证解决方案/ 3 d IC设计确保准确和一致的封闭保护,提高这些产品的可靠性和产品寿命。

有关更多信息,请下载我们的白皮书”2.5 d / 3 d IC封闭预防:一个自动化的验证策略”。

引用

1. Voldman,封锁。新泽西州霍博肯:威利,2007年。
2. h . Voldman c·n·佩雷斯和a·沃森,”卫兵戒指:理论、实验量化和设计,“EOS / ESD研讨会,2005。
3. 阿尔瓦雷斯,w .哈和r .班达里ESD和封闭故障通过triple-well 65纳米CMOS技术,“EOS / ESD研讨会,2018。
4. Smedes, et al .,“DRC-based ESD布局验证检查工具,“EOS / ESD研讨会,2009。
5. Khazhinsky, et al .,“EDA方法在识别封锁风险,“EOS / ESD研讨会,2016。
6. Oberoi m . Khazhinsky j·史密斯和b·摩尔“封闭特征和检查的55纳米CMOS混合电压设计,“EOS / ESD研讨会,2012。
7. Medhat m . Dessouky和d·哈利勒,“解决封闭验证2.5 d / 3 d技术的挑战,“2020年第42届EOS / ESD研讨会(EOS / ESD),雷诺,NV,美国,2020年,页1 - 7。
8. “Calibre PERC,西门子数字行业软件。https://eda.sw.siemens.com/en-US/ic/calibre-design/reliability-verification/perc/