发现早期全芯片lv的根源问题更快。
在半导体发展至少有一件事是肯定的:更大、更复杂的设计施加很多压力电子设计自动化(EDA)工具和方法。今天是昨天的芯片的IP块,和整个机架的电子被挤在SoC (SoC)设备。EDA工具必须发展不断为了跟上规模和复杂性,同时满足微型项目计划。
最早的EDA应用,layout-versus-schematic (lv)检查,也不例外。一旦计算机网络列表和布局文件,设计师想要确保他们匹配。任何偏差由于自动手动布局或不当使用地点和路线工具可以妥协芯片功能。今天巨大的SoC设计、进度的压力,和先进的技术节点都是开车需要更高效的物理验证流,lv的一个关键组件。传统的工具和方法是不够的。
有几个关键要求现代lv的解决方案。当然,任何工具必须能够处理的最大的大小和复杂性的设计。任何形式的局部分析可能缺失的缺陷,可能会导致一个非常昂贵的芯片。项目团队必须确定,设计已正确地在物理层实现。然而,完整的分析不需要无限的时间。该项目必须符合其上市时间(TTM)保持最终产品竞争力的目标。
会议提供要求的关键是“左移位”lv和整个物理验证过程。这需要从lv尽可能早在芯片开发进度表。等到整个SoC一直路由运行lv前不再是可接受的。开发团队必须lv无缝地、清晰地在运行宏的设计,块,和知识产权(IP)组件。
本地许多问题可以发现,在一个块或子系统,没有完整的上下文的筹码。发现和修复这些问题加速物理验证过程的早期,使未来的运行在更高的层次更加清晰。lv分析结果质量的地方应该是为了避免不愉快的惊喜在全芯片在项目后期签收。
块级lv结果减少了所需的准备工作全芯片分析,也可以转移走了。没有必要或可取的等到项目结束的全芯片lv运行;团队就可以开始大量的SoC组装。因为物理验证过程发生在与最后的芯片组装,lv运行必须有效,这样他们不推迟设计完成。
从历史上看,全芯片lv一直是一个高度迭代的过程,每次运行消耗多天。努力调试错误,修正设计,并重新运行lv为每个迭代是耗费大量的时间和资源。许多芯片项目时间表下滑由于延迟lv的签收。往往会出现各种各样的问题作为块合并成一个芯片组装,包括:
设计师需要一个快速、自动化的方式为这些问题找到根本原因在早期发现全芯片lv。迅速发现设计问题,周转时间为每个调试/修复/变更周期显著降低。这使得更频繁和更短的迭代和导致lv初验收。解决方案必须能够并行运行在多个计算资源最终使早期和结果lv运行更有效率。
即使在芯片已成功制定和解决所有违规,tapeout之前可能发生变化。这些可能是由于工程变更订单(ECO)或最后更新宏或IP块。在这种情况下,lv必须能够检查这些变化没有全芯片运行的每一个变化。只有最后一个lv竞选结果是必需的。
Synopsys对此提供了一个健壮的、现代的lv解决方案更快和更聪明的比传统的工具,提高生产力,性能,和调试。Synopsys对此IC验证器的物理验证是一个全面的和高性能的签收流程节点的解决方案,提高了生产率。它包括Explorer lv技术,该行业的第一个现代SoC时代lv的解决方案。
虽然它可以运行期间随时准备签收,探险家lv的最大好处是实现运行时后首次完整的芯片集成。意想不到的违反常常发现在这个阶段,需要冗长而乏味的运行/调试/修复/重新迭代与传统lv的工具。探险家lv,任何关键问题都可以快速有效地检测到。
探险家lv是完全互补与完整的lv。通常,完整的lv上运行块/宏/ IP后平面布置图和place-and-route检测问题在项目早期的时候。一旦零件组装成一个完整的芯片,探险家lv提供短期运行时和直观的最终调试之前清理设计结果与完整的lv。如果最后的更新发生,探险家lv确保设计的完整性没有妥协。
措施实际客户设计表明,探险家lv运行快30倍和30 x更少内存消耗比完整的lv。这个解决方案提供了一种快速和自动化的方法来找到根本原因早期全芯片的lv问题迭代要短得多。满怀信心的SoC设计人员可以带早些时候所有lv问题已发现和固定。
对于更详细的信息,白皮书是可用的。
|
|
|
|
|
|
|
|
|
|
留下一个回复