接触电阻和互连威胁要破坏晶体管扩展的优点。
芯片设计者需要同时改善“PPAC”:功率、性能和面积/成本(图1)。实现这些改进正变得越来越困难,因为经典摩尔定律扩展放缓。我们所需要的是一个新剧本的行业组成的新材料、新结构,新3 d结构内的芯片,缩减特征几何图形的新方法,先进的包装技术。所有这些地区都需要材料工程的主要进步。在最近IEDM会议,我被邀请来讨论解决互连挑战威胁保持逻辑设备功率和性能/成本从扩展区域。
图1所示。CMOS逻辑扩展目标——性能、功率、面积和成本改进。
晶体管扩展需要的新材料
这个行业做出了巨大的投资来实现多个代FinFET伸缩。然而,随着我们进入single-digit-nanometer政权,接触电阻和互连是否定的面积/成本优势进一步晶体管扩展。
具体来说,在越来越多的关键维度,钨晶体管接触和铜地方互联撞墙。持续2 d比例取决于成功地识别和整合新材料,可以提供低功率和高的性能。改善当前的这种材料是至关重要的,减少延迟和管理动态leakage-enabling马力改进,节点后节点。
再造工程晶体管接触和当地的互连
钴承诺降低阻力较小的几何图形,部分由于金属的固有特征相比,钨和铜在小尺寸,和部分原因是钴与薄障碍,允许足够的体积是维护。
钨的材料选择接触金属化由于其易于集成和可靠性。但是,我们已经达到了顶点,它提供了一个扩展的瓶颈。这是因为ALD氮化钛阻挡层的厚度,钨需要保护底层钛层不规模成比例的减少临界尺寸(CDs)。结果是增加接触电阻,减少开态电流。
用钴取代钨接触和地方互连会删除这个扩展的瓶颈。兴趣钴新材料的选择是由这一事实钨体电阻率相似,然而约为1.5 2 x低电阻由于杂质和晶界散射在钨。其他优点是CVD钴允许薄氮化钛层和无缝填补与CVD钨(图2)。
图2。10 nm通过结构充满了钴没有接缝。
这个行业已经开始了使用钴减少线路电阻的接触和中间。替换与钴钨接触支付股息近似60%改善接触线阻力。取代短的长度以最低的金属接触铜互连层通过电阻与钴减少(降低IR降)和改进的电迁移可靠性。[1]速度客户采用,应用开发了一个健壮的综合材料解决方案可靠的工程钴接触和底层互联。
铜互联的未来是什么?
鉴于钴的优势,很多人会问的问题是为什么不是用它来取代铜互连层的?线路电阻扩展的详细分析表明,铜12-15nm优越或足够的cd。金属含量高于M1,互连足够长线路电阻的关键绩效因素,铜获胜。
铜继续扩展
有强大的行业激励尽可能延长铜。如前所述,虽然通过电阻厚度进行了优化,减少障碍,线路电阻大概是铜的体积最大化通过稀释屏障和衬垫。所有这一切都需要完成,同时保持完美的金属填充和高可靠性。
新、集成和co-optimized技术需要延长铜(图3)。这些包括取代PVD氮化钽障碍ALD氮化钽和使用铜回流对钴填充衬垫。ALD屏障方法提供了一条通往规模铜低于36海里。除此之外,选择性通过填补计划承诺通过电阻通过消除高电阻率较低的壁垒,为解决界面管理问题提供新的选择。
图3。延长铜需要开的制程与薄内衬和新填充技术壁垒最大化导体卷(低压线路R)和最小化界面电阻(低通过R)。
除了铜和钴
填充小互联越来越困难,和可靠性会受到影响。新的导体材料和不同金属化方案和技术需要长期解决的挑战。这个问题超越识别理论电阻率较低的金属:我们还需要探索的需要壁垒和衬垫。我们需要确定是否可以成功更小卷,以及是否可以成功地集成过程。管理材料的材料工程挑战包括接口来提高可靠性和co-optimizing barrier-liner-fill优化电阻、产量、成本和可靠性。
感兴趣的新材料包括钌和钼,但仍然滞后钴从成熟的角度来看。
长期解决方案
在接下来的两到三个节点,重点将是尽可能延长铜互联而开拓的最佳候选人最终取代铜。超越地平线,根本性的变革即将来临。减去腐蚀计划可能有助于克服挑战与波纹的方法,但是在早期的探索阶段。虽然有前途,这些变化代表了行业的巨变,需要全新的技术组合。展望未来的互连技术,我们预见许多defectivity问题,产量和可靠性问题。综合材料解决方案给我们的新方法解决腐蚀更奇异的金属填充更小的差距和自调整关键特性。
总之,逻辑扩展可以继续,只要我们还可以找到并成功整合有前途的新材料,使“PP”与“交流规模。“行业需要加快材料创新、应用交付集成材料可以加速客户成功的解决方案。
[1]c . Auth et al,”10 nm的高性能和低功耗CMOS技术第三代FinFET晶体管、自对准四模式,联系活动门和钴的局部互联,“2018年IEEE国际电子设备会议(IEDM),旧金山,CA
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