你的防静电措施有多可靠?你确定吗?

静电放电(ESD)保护在高级节点中是至关重要的，以保护设计免受晶体管尺寸和氧化层厚度缩小所加剧的影响。另一方面，由于片上系统(soc)的芯片尺寸和晶体管数量不断增加，ESD保护检查正在消耗更多的运行时间和内存。设计人员在检查ESD保护要求和互连强度时面临着越来越多的挑战，不仅是在知识产权(IP)和大块级别，而且一直到全芯片验证。新的工具和技术减轻了ESD验证的负担，提高了产品的可靠性。

每个走过地毯碰到门把手就被电击过的人都知道ESD事件是什么。在集成电路(IC)中，ESD事件通常会诱导0.1-10安培的电流，持续时间在10安培之间⁶和10³秒，并耗散能量在10-100瓦的数量级。ESD保护方法将这些ESD电流通过未通电的设备(ESD保护设备)沿预定的ESD放电路径分流，同时将电压箝位在安全水平，防止受保护设备的任何功能退化。

典型的ESD防护方案如图1所示。常见的ESD放电路径(绿色部分)运行于:

1. I/O碰撞和电源钳
2. I/O碰撞和电源碰撞
3. 动力碰撞和地面碰撞
4. 防静电电阻和电源钳
5. I/O碰撞和I/O碰撞

在布局(a)-(d)中，I/O衬垫由上拉和下拉二极管、一个ESD电阻和二级ESD二极管保护。在电源母线VDD和接地母线VSS之间连接电源钳。在布局(e)中，一对背靠背(B2B)连接二极管用于连接接地总线VSS_一个和VSS_B来自两个权力域。

图1。常见的ESD防护方案。

在图1中I/O衬垫发生过电压事件时:

1. 溢出的电荷通过上拉二极管分流，并通过电源钳消散。为了使上拉二极管有效地分流ESD电流，R0+R1+R3+R7+R9的总电阻值必须在允许的最大限度内。
2. 溢出的电荷通过上拉二极管分流，并通过VDD电源消散。R0+R1+R3+R7+R11的总电阻值必须在允许的最大限内。
3. 可能的ESD放电路径在电源垫片VDD和接地垫片VSS之间，经过电源夹。R11+R9+R10+R12的总电阻值必须在允许的最大范围内。
4. 可能的ESD放电路径从ESD电阻开始，经过二次ESD保护(即上拉二极管)，并在电源钳处结束。R5+R7+R9的总电阻值必须在允许的最大范围内。

在(a)-(d)中，沿着ESD放电路径的所有金属互连和通孔必须足够坚固，以承受ESD事件中的ESD电流。

5. 可能的ESD放电路径从I/O衬垫A开始，经过上拉二极管、电源钳、B2B二极管、接地总线VSS_B这条ESD放电路径上的所有金属连接点和通孔都必须足够坚固，能够承受ESD电流，而且它们的有效总电阻值必须在允许的最大限度内。

从SoC设计的角度来看，所有ESD放电路径可以分为四类之一(图2):

• 在单元级别(例如，在标准单元内)
• 在同一功率域内(例如，在一个块内)
• 跨不同功率域(例如，跨多个块或全芯片级)
• 在包级别

图2。SoC设计中的典型ESD放电路径。(来源:EOS / ESD协会．经允许使用。)

静电保护验证
ESD保护的典型验证包括:

1. 验证ESD防护器件，包括其在ESD路径上的存在、版本和结构、放置位置等。
2. 检查需要防静电的设备，包括与防静电设备的连接、版本和结构、摆放位置等。
3. 验证沿ESD放电路径的金属互连和通孔的稳健性。
4. 验证ESD放电路径的电阻在允许的设计范围内。

历史上，设计公司编写自己的ESD验证规则集，并使用设计规则检查(DRC)、布局与原理图(LVS)和电气规则检查(ERC)工具来执行ESD检查。然而，这种方法有三个明显的缺陷:

• 每个公司对ESD保护要求的解释和实现都不一样，这使得晶圆代工厂很难确保充分的ESD保护到位。
• 编写和维护自定义规则甲板会消耗宝贵的时间和资源。
• 所使用的每一种验证工具都是为了检查设计的一个特定方面(物理配置，电路性能等)，但验证ESD保护需要对物理和电气设计特征的整体视图。

全面ESD验证解决方案的第一步是开发在单一环境中获得统一访问所有相关类型的设计数据(即物理、逻辑、电气)的方法。这种组合可以在物理需求的上下文中评估拓扑约束。新的电子设计自动化(EDA)验证工具，如Calibre PERC可靠性平台，现在可以在单一分析中结合物理和电气信息，以支持高级ESD保护验证。

接下来，铸造厂必须开始为这些工具提供标准化的规则甲板。除了从第一个原理图到SoC组装再到最终布局提供可重复、全面和高效的ESD验证过程外，这些甲板还将设计公司从开发和维护定制甲板的负担中解放出来。这种规则组通常检查ESD器件的存在和连通性、闭锁要求、沿ESD放电路径的最大电流密度和最大点对点电阻值等等。

ESD放电路径上的最大电流密度(CD)和最大点对点电阻值是ESD保护方案中的关键约束条件。计算这些值需要来自布局设计的拓扑信息，例如ESD器件(例如，上拉二极管和下拉二极管，电源钳等)，以及I/O、电源和接地垫的位置等。典型的自动ESD验证流程(图3)包括以下步骤:

• 从布局设计数据库中提取布局网表。
• 运行拓扑分析，识别I/O、电源和接地垫、ESD器件(如上拉二极管、下拉二极管、电源夹等)。所有的ESD放电路径都是根据规则卡中的定义来识别的。
• 运行电路仿真，计算ESD放电路径(P2P流)的有效电阻，以及ESD放电路径(CD流)各段上的电流密度。
  • 对于P2P，计算感兴趣的每个ESD放电路径的有效总电阻值，并将该值与允许的最大限制进行比较。如果有效总电阻值大于限制，标记违例。
  • 对于CD，在感兴趣的ESD事件期间可能发生的ESD电流值根据所使用的ESD模型在规则甲板中指定。每个值表示在特定ESD事件中通过特定ESD放电路径耗散的最大电流。根据这个ESD电流值，计算出ESD放电路径上每一段的ESD电流密度。如果ESD电流密度大于线段上允许的最大限制(由工艺技术决定)，标记违例。

图3。P2P和CD验证流程。

结论
ESD保护对于当今的电子产品来说比以往任何时候都更加重要，电子产品必须在各种苛刻的环境和条件下可靠地运行。传统的ESD验证方法缺乏结合物理和电气信息来准确分析设计中潜在ESD条件的能力，并且依赖于自定义规则甲板，这需要设计公司投入大量的时间和资源。新的ESD验证方法和工具可以自动识别并准确分析输入原理图或布局设计中的ESD保护拓扑结构，而foundry提供的ESD验证规则集确保了整个行业的一致性和准确性。如果您的产品可靠性对您的底线至关重要，那么您就需要一个全面可靠的ESD验证策略。