如何提高可靠性,减少制造成本,缩短上市时间。
由尼古拉斯Provatas Magdy Abadir
我们常常问SoC设计团队关于电磁分析和验收方法的好处。这里概述的一些大“节约成本”。
上市时间储蓄
利用一个EM串扰分析和验收方法为设计者提供了一个“保险政策”对新兴市场的风险耦合的SOC设计和降低硅re-spins的风险。最近,我们已经看到许多情况下硅的失败由于芯片的电磁耦合已经贴了没有充分考虑寄生EM和建模。
硅re-spin相当于3到6个月的延迟生产版本,加上当然增加了生产成本,可以在8美元到10美元一套专用的面具在7海里。上市时间延迟意味着重大的收入损失,可能失去市场支配地位由于竞争服务于市场。没有适当的电磁分析工具,SoC设计团队可以发现自己试图调试耦合问题“盲目”,被迫想要做什么,冒着进一步的延误。
一个EM相声验收方法,硅re-spin因为模拟的可能性并不符合实际测量,显著降低。的工具可以有效地识别串扰模式布局和“建议”设计师布局应该修改哪些部分,为了提高隔离和消除电磁耦合。
硅区域储蓄
设计师经常使用空格和遮挡区域减少耦合与周边设备。相反,使用EM分析工具精确模型和分析耦合相互作用,可以节省很多浪费的空间。此外,这些新兴市场分析工具可以使用在早期的布图规划阶段产生紧凑的设计。
新兴市场分析工具也可以使设计技术,导致相当大的硅区域储蓄。例如,考虑的例子折叠VCO的电容器组合数组折叠在感应线圈。我们需要的是一个精确的模型被折叠的布局,考虑所有寄生耦合,使设计师尝试创新的实现和节省昂贵的硅区域。
电能节约
另一个方面与EM相声和无法准确的模型,是过度设计。为了减轻un-expected硅失败的风险,设计师倾向于使用设计实践,可以增加他们的芯片的功耗,如过度缓冲时钟网络的使用,或者使用大量的滤波电容,等。对SoC EM对建模的影响和一个完整的方法来突出相声的来源,缓冲区的数量或解耦电容可以大大降低,具有明显的好处在芯片的功耗需求以及区域。
Helic工具如RaptorX Exalto最近推出了,灯塔,可以补充“EM相声意识”的设计师的专业知识,帮助他们维护他们的设计从无意识的电容和电感耦合。
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