超越饮水机:2020年IC/ASIC设计和验证趋势报告

验证和设计工程师喜欢谈论工作，讨论他们的经验和愿景。但是，尽管工程师们在饮水机旁分享故事(无论以何种形式——会议、博客等)确实提供了各种有价值的见解，但它并没有提供非常庞大、复杂和极具活力的全球半导体行业的全貌。为了更好地了解这些非正式和正式的聊天，威尔逊研究小组对FPGA和ASIC功能验证的重要趋势进行了两年一次的调查，并在四部分系列中总结了我们的发现和分析，其中这是第三篇文章。

在前两篇文章中，FPGA复杂性下的验证有效性和FPGA验证工作和技术采用的趋势，我们讨论了FPGA的设计和验证趋势。现在我们将重点转移到IC/ASIC趋势，并提出我们的总体结论。在本文中，我们将讨论反映日益增长的设计复杂性的设计和设计资源，以及验证技术采用的趋势。

IC/ASIC设计趋势

图1显示了从2012年到2020年的有源IC/ASIC设计项目的设计尺寸(逻辑和数据路径门，不包括内存)的趋势。请记住，该图代表的是研究参与者的百分比，而不是硅体积。

从今年的研究中可以发现一个有趣的现象:参与设计小于100M闸门的设计人员持续增加。这是因为许多参与者正在为物联网和汽车设备研究更小的传感器芯片。正如我们将看到的，这产生了一些有趣的研究结果。

图1:按门数(设计尺寸)划分的IC/ASIC研究参与情况。

从图1中可以看出，电子行业继续向更大的设计方向发展。事实上，如今36%的设计项目正在设计超过80M的闸门，而31%的设计项目正在设计1M闸门到80M闸门之间的闸门。

但设计尺寸的增加只是日益复杂的挑战的一个方面。对IC/ASIC设计和验证复杂性产生重大影响的一个行业驱动因素是几年前不存在的新设计需求层(超出基本功能)的出现;例如，在嵌入式处理器设计中，安全需求、安全需求和与硬件-软件交互相关的需求。自Collett最初的研究以来，设计中发生了重大变化的是向soc的戏剧性转变。2004年，Collett发现52%的设计包含一个或多个嵌入式处理器。

我们2020年的研究发现，68%的设计项目都在进行嵌入式处理器的设计，如图2所示。2016年，我们发现73%的项目都在使用嵌入式处理器进行设计。这种下降是由于涉及较小设计的项目数量显著增加。小型设计的大幅增加对包含嵌入式处理器的设计数量产生了整体影响。如果我们忽略这些较小的设计，只看大于1M门的设计，我们没有看到从2016年到2020年嵌入式处理器数量在统计上有显著变化。

图2:IC/ASIC设计中的嵌入式处理器数量。

另一个有趣的趋势是单个SoC中多个嵌入式进程数量的增加。例如，目前48%的设计项目正在设计包含两个或更多嵌入式处理器的设计，而17%的设计包含八个或更多嵌入式处理器。由于硬件和软件交互、新的一致性架构以及复杂的片上网络互连的出现，SoC级设计为验证过程增加了新的验证复杂性，这是传统非SoC级设计所不存在的。

我们2020年的研究首次跟踪了在设计中纳入RISC-V处理器的IC/ASIC项目的数量，这一比例为23%，如图3所示。此外，我们跟踪了集成了某种类型的AI加速处理器(例如TPU等)的IC/ASIC项目的数量，这一比例为27%。

图3:包含AI和RISC-V处理器的新IC/ASIC设计的百分比。

许多项目在其设计中实现了安全特性，如图4所示。这些安全特性增加了验证过程的需求和复杂性。

图4:实现安全特性的IC/ASIC设计项目。

安全关键型设计的需求也在增加，导致了复杂性的增加。图5显示了在多个安全关键开发过程标准或指南之一下工作的IC/ASIC项目数量的增加。

图5:IC/ASIC安全关键设计项目。

对于那些在安全关键型开发过程标准或指导方针下工作的项目，在图6中，我们显示了各种标准的具体细分。请注意，一些项目需要在多个安全标准或指南下工作;例如IEC61508和IEC61511。

图6:IC/ASIC项目中使用的安全关键型开发标准。

显然，IC/ASIC设计的复杂性正在增加，这影响了验证工作和有效性。现在，我们将讨论由于设计复杂性的上升而不断增长的IC/ASIC设计项目资源趋势。

IC/ASIC资源趋势

图7显示了用于验证的IC/ASIC项目总时间的百分比。在这幅图中你可以看到两个极端。一般来说，在验证上花费很少时间的项目通常使用大量现有的预先验证的设计IP进行设计，这些设计IP被集成以创建新产品。在另一个极端，在验证上花费大量时间的项目通常有很高比例的新开发的设计IP必须进行验证。请注意，在今年的研究中，项目时间增加了60%以上。同样，这是设计和验证复杂性不断增长的潜在迹象。

图7:IC/ASIC项目用于验证的时间百分比。

也许当今最大的挑战之一是控制成本和工程人员数量，这意味着确定可以提高生产力的IC/ASIC设计和验证解决方案。为了说明提高生产力的需要，我们讨论了增加工程人员数量的趋势。图8显示了在一个项目中工作的IC/ASIC工程师的平均峰值数量。

图8:每个IC/ASIC项目峰值工程师的平均数量。

从2007年到2020年，IC/ASIC设计工程师的需求平均年复合增长率约为3%，而IC/ASIC验证工程师的需求年复合增长率为6.8%。如今，在所有细分市场中，我们发现验证工程师和设计工程师的平均峰值数量是1比1。然而，在某些细分市场中，如处理器，5比1的比例并不罕见。

但是验证工程师并不是参与验证过程的唯一项目涉众。设计工程师在验证上也花费了大量的时间，如图9所示。然而，数据表明，与2014年相比，IC/ASIC设计工程师花在验证任务上的时间略有减少。

图9:IC/ASIC设计工程师花费时间的地方。

图10显示了验证工程师花费时间(平均)的地方。我们的研究发现，IC/ASIC验证工程师花在调试上的时间比其他任何活动都多。从管理的角度来看，当基于以前项目的数据来规划未来项目的工作和进度时，这可能是一个重大的挑战，因为调试是不可预测的，并且在项目之间变化很大。

图10:IC/ASIC验证工程师花费时间的地方。

IC/ASIC验证技术采用趋势

正如我们所观察到的，IC/ASIC市场在2000年中期经历了不断增长的阵痛，以解决日益增加的验证复杂性，主要是由于采用了soc级设计。如图11所示，在比较2007年至2020年各种基于模拟的验证技术采用趋势时，IC/ASIC项目流程的成熟显而易见。

图11:IC/ASIC验证技术采用趋势(2007-2020年)。

图12显示了正式属性检查(例如，模型检查)以及自动正式应用的IC/ASIC采用趋势。自动正式应用程序工具的例子包括:SoC集成连接检查、死锁检测、X语义安全检查、覆盖可达性分析，以及许多其他可以自动提取并正式证明的属性。该图显示，自2012年以来，正式属性检查的复合年增长率为6.7%，而自动正式应用的复合年增长率为12.8%。

图12:IC/ASIC正式技术采用。

ESDA将仿真和FPGA分类在“其他逻辑验证”下，与逻辑仿真分开。他们估计，2019年这类产品的市场价值为6.506亿美元。各种分析人士预计，到2024年，这一类别的复合年增长率将达到8-10%。

从历史上看，模拟市场一直依赖于处理器频率缩放作为持续改进模拟性能的一种手段。然而，随着处理器频率缩放在2000年中期趋于平稳，基于模拟的技术无法跟上当今日益增长的复杂性。在模拟包含软件和嵌入式处理器核心模型的大型设计时尤其如此。因此，现在需要加速技术来扩展超大设计的SoC验证性能。事实上，仿真和FPGA原型已经成为SoC集成验证的关键平台，其中硬件和软件首次集成到一个系统中。除了SoC验证之外，仿真和FPGA原型也被用作软件开发的平台。

深入研究我们从今年的研究中收集到的数据，我们决定按照以下设计大小划分用于仿真和FPGA原型采用的数据:小于1M门，1M到80M门，以及大于80M门，如图13所示。请注意，随着设计尺寸的增加，模拟的项目采用也在不断增加。然而，FPGA原型的采用并没有遵循类似的趋势，因为设计尺寸增加到超过80M门。

图13:采用ASIC/IC设计尺寸的仿真和FPGA原型设计。

希望本文能给您一个更广阔的视角，帮助您做出在验证技术和工具上投资金钱、时间和精力的关键决策。毕竟，你能在饮水机旁学到的东西是有限的。在本系列的最后一篇文章中，我们将讨论IC/ASIC在语言和库采用、电源管理和验证结果方面的趋势，并将更深入地研究数据中揭示的两个有些令人惊讶的现象:验证成熟度和重大漏洞逃入生产之间的关系，以及安全关键设计实践对硅成功水平的影响。最后，我们将总结本研究和主要发现。